射频集成电路的电源管理

来源:电子元件技术网发布时间:2020-05-20277浏览

电源噪声会在解调器中形成混频积，因而可能导致线性度下降，并对PLL/VCO 中的相位噪声性能造成不利影响。本文将详细描述电源评估方案，同时提供采用低压差调节器(LDO)和开关调节器的推荐电源设计。

凭借双电源和超高RF 集成度，ADRF6820 是适合讨论的一款理想器件。它使用的有源混频内核与 ADL5380 正交解调器相似，PLL/VCO 内核与 ADRF6720 相同，因此，本文所提供信息也可用于这些器件。另外，电源设计也可用于要求3.3 V 或5.0 V电源、功耗相似的新型设计。

ADRF6820 正交解调器和频率合成器（如图1 所示）非常适合新一代通信系统。该器件功能丰富，包括一个高线性度宽带I/Q 解调器、一个集成小数N 分频PLL 和一个低相位噪声多核VCO。另外集成一个2:1 RF 开关、一个可调谐RF 巴伦、一个可编程RF衰减器和两个LDO。这款高度集成的RFIC 采用6 mm × 6 mmLFCSP 封装。

图1. ADRF6820 简化功能框图

电源灵敏度

受电源噪声影响最大的模块为混频器内核和频率合成器。耦合至混频器内核的噪声会形成无用信号，结果会导致线性度和动态范围下降。这对正交解调器尤其重要，因为低频混频积在目标频带之内。类似地，电源噪声可能导致PLL/VCO 相位噪声性能下降。无用混频产物和相位噪声性能下降是多数混频器和频率合成器的常见问题，但确切的下降幅度取决于芯片的架构和布局。了解这些电源灵敏度有利于设计出更加鲁棒的电源，使性能和效率达到最优。

正交解调器灵敏度

ADRF6820 采用一个双平衡吉尔伯特单元有源混频器内核，如图2 所示。双平衡意味着LO 和RF 端口都采用差分驱动方式。

图2. 吉尔伯特单元双平衡有源混频器

在滤波器抑制高阶谐波以后，所得到的混频器输出为RF 和LO输入的和与差。差项（也称为IF 频率）在目标频带之内，是所需信号。和项在频带之外，要进行滤波处理。

理想情况下，只有所需RF 和LO 信号会输入混频器内核，但很少是这种情况。电源噪声可能耦合到混频器输入中并表现为混频杂散。根据噪声耦合源的不同，混频杂散的相对幅度可能不同。图3 所示为一种示例混频器输出频谱，其中，由于电源噪声的耦合，其与有用信号的混频产物也出现在输出频谱上。在图中，CW 对应于耦合到供电线路的连续波或正弦信号。比如，噪声可能是来自600 kHz 或1.2 MHz 开关调节器的时钟噪声。电源噪声可能导致两个不同的问题；如果噪声耦合到混频器输出，CW 音将没有经过任何频率转换，出现在输出端。如果耦合发生在混频器输入端，则CW 音会调制RF 和LO 信号，并在IF ± CW 产生积。

图3. 电源噪声耦合条件下的示例混频器输出频谱

这些混频积可能接近目标IF 信号，因此，要滤除它们是很困难的，动态范围损失是不可避免的。正交解调器尤其如此，因为它们的基带是复数且以直流为中心。ADRF6820 的解调带宽范围为直流至600 MHz。如果用噪声频率为1.2 MHz 的开关调节器驱动混频器内核，则无用混频积会出现在IF ± 1.2 MHz。

频率合成器灵敏度

本文末尾的参考文献针对电源噪声如何影响集成PLL和VCO提供了非常有价值的信息。其原理适用于采用相同架构的其他设计，但不同的设计需要单独进行电源评估。例如，ADRF6820VCO 电源上的集成LDO 比不采用集成LDO 的PLL 电源具有更强的噪声抑制能力。

ADRF6820 电源域和功耗

ADRF6820 的每个主要功能模块都有自己的电源引脚。两个域由5 V 电源供电。VPMX 驱动混频器内核，VPRF 驱动RF 前端和输入开关。其他域由3.3 V 电源供电。VPOS_DIG 驱动一个集成LDO，后者输出2.5 V 以驱动SPI 接口、PLL 的Σ-Δ 调制器和频率合成器的FRAC/INT 分压器。VPOS_PLL 驱动PLL 电路，包括参考输入频率(REFIN)、相位频率检测器(PFD)和电荷泵(CP)。VPOS_LO1 和VPOS_LO2 驱动LO 路径，包括基带放大器和直流偏置基准电压源。VPOS_VCO 驱动另一个集成LDO，后者输出2.8 V 以驱动多核VCO。该LDO 对降低对电源噪声的灵敏度十分重要。

ADRF6820 可配置为多种工作模式。正常工作模式下，采用2850 MHz LO 时，功耗小于1.5 mW。降低偏置电流会同时降低功耗和性能。增加混频器偏置电流会提高混频器内核的线性度并改善IIP3，但会降低噪声系数，增加功耗。如果噪声系数非常重要，可以降低混频器偏置电流，结果可减少混频器内核中的噪声并降低功耗。类似地，输出端的基带放大器对低阻抗输出负载具有可变电流驱动能力。低输出阻抗负载要求较高的电流驱动，功耗也更高。数据手册列出了一些数据表，其中展示了各种工作模式下的功耗。

测量步骤和结果

供电轨上的噪声耦合会在CW 和IF ± CW 时产生无用噪声。要模拟该噪声耦合情形，在每个电源引脚上施加一个CW 音，测量所形成的混频积相对于输入CW 音的幅度。把该测量值记为电源抑制能力，单位为dB。电源抑制因频率而异，因此，要对30 kHz 至1 GHz 的CW 频率进行扫描，以捕捉到具体的行为数据。目标频带内的电源抑制能力决定了是否需要滤波。PSRR 计算方法如下：

CW PSRR in dB = input CW amplitude (dBm) – measured CW feedthrough at I/Q output (dBm)

(IF ± CW) PSRR in dB = input CW amplitude (dBm) – measured IF ± CW feedthrough at I/Q output (dBm)

(IF + CW) in dBm = (IF – CW) dBm, as CW tones modulated around the carrier have equal amplitudes

实验室设置

图4 所示为实验室设置。向网络分析仪施加一个3.3 V 或5 V 直流源，以产生失调为3.3 V 或5 V 的扫频连续正弦信号。将该信号施加到RFIC 上的各个供电轨。两个信号发生器提供RF 和LO输入信号。测量频谱分析仪的输出。

图4. ADRF6820 PSRR 测量设置

测量步骤

无用混频积的幅度取决于芯片的电源抑制性能，以及评估板上去耦电容的大小和位置。图5 所示为输出端(IF + CW)音的幅度，其中，电源引脚上给定0 dB 的正弦信号。无去耦电容时，无用音的幅度在–70 dBc 和–80 dBc 之间。数据手册建议在板正面器件旁边设置一个100 pF 的电容，在背面设置一个0.1 μF 的电容。从图中可以看到这些外部去耦电容的谐振。16 MHz 处的瞬变是0.1 μF 电容谐振的结果（寄生电感为1 nH）。356 MHz 处的瞬变是100 pF 电容谐振的结果（两个电容的寄生电感均为2 nH）。500 MHz 处的瞬变是100 pF 电容谐振的结果（寄生电感为1nH）。

图5. IF ± CW去耦电容谐振的影响

结果

测量了基带输出端的供电轨上干扰信号(CW)和调制信号(IF ± CW)的幅度。在被测供电轨上引入了噪声，其他电源则保持洁净。图6 所示为在电源引脚上注入0 dB 正弦信号并在30 kHz 至1 GHz 范围内扫频时(IF ± CW)音的幅度。图7 所示为从CW 音到基带输出的馈通。

图6. (IF ± CW)音的PSRR

图7. CW音的PSRR

分析

图中提供了各电源引脚处的电源灵敏度数据，这些数据非常有用。VPOS_PLL 具有最差电源抑制性能，因此，是最灵敏的电源节点。该电源引脚驱动PLL 电路，包括参考输入频率、相位频率检测器和电荷泵。这些灵敏的功能模块决定着LO 信号的精度和相位性能，因此，其上耦合的任何噪声都会直接传播到输出端。

同理，可以认为VCO 电源也是一个非常重要的节点。从图中可以看出，VPOS_VCO 的抑制性能远远优于VPOS_PLL。这是实际驱动VCO 的内置LDO 造成的结果。LDO 将VCO 与外部引脚上的噪声隔离开，同时为其提供固定噪声频谱密度。PLL 电源无LDO，因而是最敏感的供电轨。可见，将其与潜在噪声耦合相隔离对于获得最佳性能至关重要。

PLL 环路滤波器会衰减高CW 频率，因此，VPOS_PLL 在低频下的灵敏度较差，当频率从30 kHz 扫描至1 GHz 时会缓慢改善。在较高频率下，干扰音的幅度会衰减，注入PLL 的功率水平显著降低。可见，VPOS_PLL 的高频电源抑制性能优于其他电源域。环路滤波器组件是针对20 kHz 配置的，如图8 所示。

供电轨（从灵敏度最高到最低）为：VPOS_PLL、VPOS_LO2、VPOS_VCO、VPOS_LO1、VPOS_DIG、VPMX 和VPRF。

图8. 针对20 kHz 环路带宽配置的PLL 环路滤波器

电源设计

经过前面的讨论，我们对ADRF6820 在各种模式下的最大功耗以及各电源域的灵敏度有了较好的理解，我们利用开关调节器和LDO 来设计电源管理解决方案，以决定两种电源解决方案的可行性。首先，把一个6 V 源调节至5 V 和3.3 V，供ADRF6820供电轨使用。图9 所示为针对VPMX 和VPRF 的5 V 电源设计。ADP7104 CMOS LDO 最多可以提供500 mA 的负载电流。ADP2370 低静态电流降压开关调节器可以在1.2 MHz 或600 kHz 下工作。在开关调节器输出端增加了额外的滤波理，以衰减开关噪声。ADP2370 最高可以提供800 mA 的负载电流。ADRF6820 的5 V 供电轨可以由ADP7104 或ADP2370 驱动。在每个电源引脚上施加额外的去耦和滤波处理。

图9. 5 V 电源设计

图10 所示为3.3 V 电源设计。源电压仍为6.0 V，但一个额外的LDO 使源电压降至中间电压，然后，源电压进一步降至3.3 V。需要一个额外级以减少功率损耗，因为一个直接降压至3.3 V 的6 V 源电压工作时的最大效率为55%。开关调节器路径不需要中间级，因为其脉冲宽度调制(PWM)架构可降低功率损耗。

3.3 V 设计允许进行更多实验。除了用一个LDO 或开关调节器驱动3.3 V 供电轨以外，VPOS_PLL 供电轨有额外LDO 选项，VPOS_DIG 供电轨有一个可选的隔离式LDO。由于PLL 电源灵敏度最高，因此，我们尝试了三种电源解决方案，每一种都有不同的输出噪声：ADP151 3.3 V 超低噪声CMOS LDO，输出噪声为9 μV；ADP7104 3.3 V 低噪声CMOS LDO，输出噪声为15 μV rms；ADP2370 3.3 V 降压调节器。我们希望确定仍能维持所需相位噪声性能的最高电源噪声。最高性能、最低噪声LDO是不可或缺的吗？

另外还尝试在VPOS_DIG 供电轨上采用 ADP121 3.3 V 低噪声CMOS LDO，以确定数字噪声是否会影响性能。受SPI 接口开关影响，数字供电轨的噪声一般高于模拟电源。我们希望确定3.3 V 数字电源是需要自己的LDO，还是可以直接耦合到模拟电源。我们选择ADP121 作为低成本解决方案。

图10. 3.3 V 电源设计

结论和推荐电源设计

对于VPOS_PLL（最灵敏的供电轨），低成本的ADP151 LDO可以实现与ADP7104 高性能、低噪声LDO 相同的相位噪声，如图11 所示。然而，在采用ADP2370 开关调节器时，性能下降，如图12 所示。噪声波峰由开关调节器导致，在其输出端可见，如图13 所示。因此，VPOS_PLL 最多可以承受15 μV rms的噪声而不造成集成相位噪声性能下降，但不能使用开关调节器来驱动该引脚。使用性能更高、噪声更低的LDO 并未带来好处。

图11. 使用ADP151 和ADP7104 时的集成相位噪声

图12. 使用ADP151 和ADP2370 时的集成相位噪声

在用开关调节器或LDO 驱动剩余供电轨时，可维持良好的相位噪声性能，如图14 所示。5 V 供电轨引脚VMPX 和VPRF 可以相连并用单电源供电。3.3 V 电源引脚VPOS_LO1、VPOS_LO2和VPOS_VCO 也可相连并用单电源供电。VPOS_DIG 不需要独立的LDO，可以连接模拟3.3 V 电源。