近期，Digitimes发表了一份研究报告，分析了三星、台积电、英特尔和IBM四家的半导体制程工艺密度，对比了10nm、7nm、5nm、3nm及2nm的具体情况。
如上图所示，首先看已经实现大规模量产的7nm制程，三星的工艺密度是0.95亿/mm2，台积电是0.97亿/mm2，英特尔的则是1.8亿/mm2；5nm节点，三星实现了1.27亿/mm2的密度，台积电达到了1.73亿/mm2，英特尔的目标是3亿/mm2；到了3nm，台积电的晶体管密度大约是2.9亿/mm2，三星只有1.7亿/mm2，英特尔的目标是5.2亿/mm2；2nm节点的数据不多，IBM之前联合三星等公司发布的2nm工艺密度大约是3.33亿/mm2，台积电的的目标是4.9亿/mm2。
不过，以上这些数据并不能100%反映各家的技术水平，具体还要考虑到性能、功耗、成本等多种因素。
虽然以上四家的工艺密度各不相同，有高有低，但就目前全行业来看，具备这种设计和生产能力的，也只有台积电、三星和英特尔这三家了，数据无论高低，都属于业内顶级水平了，具体差异还是会有些“数字游戏”成分在内的。
从目前情况来看，10nm昙花一现，7nm已经较为成熟，具有很大的量产规模，相对而言，5nm实现量产时间不长，且在爬坡阶段，而3nm和2nm还未实现量产，这三种制程是最前沿的工艺了，由于都还没有达到成熟阶段，都需要产业链上下游各方的共同努力，不断在研发层面突破，才能在最终的芯片生产阶段保证质量和数量。正所谓兵马未动，粮草先行，最先进工艺实现大规模量产前，装备、材料等各项技术的完善和成熟是关键，也是重要保障。
以下分别看一下5nm、3nm、2nm的“后勤保障”和战备情况。
目前，只有台积电和三星量产了5nm，其中又以台积电为主，正处于产能爬坡阶段，对相应的设备和材料等有更多的要求。
设备方面，不久前，中国中微公司董事长尹志尧表示，该公司开发的12英寸晶圆等离子刻蚀设备，已经进入了客户的5nm制程生产线。等离子体刻蚀机是芯片制造中的一种关键设备，用来在芯片上进行微观雕刻，每个线条和深孔的加工精度都是头发丝直径的几千分之一到上万分之一，精度控制要求非常高。
在EUV光刻机方面，全球仅有ASML一家公司掌握着EUV光刻机的核心技术，这也是5nm制程必需的设备，但EUV光刻机的成本十分高昂，每台售价高达1.2亿美元，几乎是DUV光刻机价格的2倍。
根据ASML公司发布的财报，2019全年共出货了26台EUV光刻机，2020年交付了30多台EUV光刻机，2021年则会达到45-50台的交付量。这其中很大一部分都供给了台积电，用于扩充5nm，以及7nm产能。
5nm并不能单纯依靠核心工艺的创新与EUV设备的加持。从材料角度来说，光刻胶等半导体材料的创新也是制程演进的关键所在。
2019年，日韩之间的半导体材料大战爆发，韩国用于制造半导体和零部件设备的光刻胶、高纯度氟化氢和含氟聚酰亚胺三大半导体材料，均遭到日本的出口限制，对韩国部分重要的产业发展造成了不小的影响。
光刻胶则是这三类半导体材料中的重中之重。
在芯片制造过程中，曝光、显影和刻蚀等重要工艺步骤都与光刻胶有关，耗时占总工艺时长的40%至60%，成本也占整个芯片制造成本的35%。
有机光刻胶主要用于90nm到7nm的芯片制造，但随着制程推进到5nm，将开始需要无机光刻胶。
目前来看，中高端光刻胶产品主要还是掌控在日本厂商手中，台积电与日本合作伙伴保持着紧密的联系。
对于中国大陆的半导体材料厂商来说，机会也越来越多，如安集微电子、江丰电子等都是台积电的供应商。2016-2018年，安集微电子来自台积电的收入占比依次是10.7%、9.7%、8.1%，但安集微主要为台积电成熟制程提供抛光液等产品。江丰电子的重要客户中也包括台积电，其钽靶材及环件已在应用于台积电7nm芯片中。但要想打入其5nm制程供应链，大陆半导体材料厂商还需要再努力。
掩模方面，家登是台积电掩模传送盒的独家供货商，随着台积电在7nm导入EUV，加上5nm量产，EUV掩模传送盒出货可望倍增，且导入EUV后，掩模可曝光次数为原先四分之一，带动掩模传送盒需求进一步提升。
为了如期量产3nm制程芯片，台积电一直在加大投资力度，2021年全年投资预估达到了300亿美元，预计超过150亿美元会用于3nm制程。其中，很大一部分都要用于购买半导体设备，涉及的厂商主要有ASML、KLA、应用材料等，他们供应的光刻机、蚀刻机等都是制造3nm制程芯片的重要设备。
对于3nm这样尖端地制程工艺来说，光刻机地重要性愈加突出，而能提供EUV设备的，只有ASML一家，因此，该公司对于台积电和三星的重要性也愈加突出，双方都在尽可能地从ASML那里多获得一些最先进地EUV设备。
不久前，ASML CEO Peter Wennink在财报会上指出，5nm制程采用的EUV光罩层数将超过10层，3nm制程采用的EUV光罩层数会超过20层，随着制程微缩EUV光罩层数会明显增加，并取代深紫外光（DUV）多重曝光制程。
此外，台积电在先进制程可以一直领先对手的关键就是封装。封装技术是台积电拿下苹果订单的决胜武器。半导体产业面对物理极限挑战，为了能在同一颗芯片里装进更多晶体管，于是有了先进封测计划。三星就是因为没有这样的技术，所以才与苹果单失之交臂。
近些年，台积电一直在布局先进封测厂。目前，该公司旗下有4座先进封测厂，分别是先进封测一厂、先进封测二厂、先进封测三厂和先进封测五厂，它们位于竹科、中科、南科、龙潭等地，苗栗竹南封测基地将是其第五座先进封测厂。该厂预计投资3000亿元新台币，位于竹南科学园区周边特定区、大埔范围。
目前来看，该公司7nm制程芯片封测工作已经能够自给自足了，5nm的也在不断扩充之中。面向3nm的封测产线也在建设当中。
为了满足5nm及更先进制程的需求，台积电已建立了整合扇出型（InFO）及CoWoS等封测产能支持，完成了3D IC封装技术研发，包括晶圆堆叠晶圆（WoW）及系统整合单芯片（SoIC）等技术，预计竹南厂将以3D IC封装及测试产能为主，计划今年量产。
对于3nm制程而言，人才更加稀缺，而台积电在这方面具有更多优势，基于此，可以优中选优，挑选出更合适的人才，特别是领军人物。
2020年5月，台积电一项副总级的调动，引起了业内关注。资深副总秦永沛和王建光的职掌内容交换，原负责所有晶圆厂营运的王建光，转任企业规划组织，主要负责产品订价及产品开发；王建光原职掌项目由秦永沛负责，接手所有晶圆厂制造及营运。
据悉，秦永沛在台积电过去推进先进制程的过程中，无役不与。这次的调度时机正好是在台积电5nm量产，即将进入3nm之际，两个先进技术的生产重心都落在最先进的晶圆十八厂，就是由他负责。因此，秦被视为是台积电3nm最主要的操盘手。
在3nm技术研发方面，现在是由研发资深副总米玉杰领军。米玉杰是台积电7nm、5nm的研发大将，接下来的3nm及2nm也是由他主导，他是目前台积电两位研发资深副总之一，另一位是罗唯仁。米玉杰的研究成果，会决定台积电生产的表现，他的研究结果再交给罗唯仁的团队，负责研发出如何量产的技术，两人是研发的火车头。
按照规划，台积电有望在 2023 年中期进入 2nm 工艺试生产阶段，并于一年后开始批量生产。2020年9月，据台湾地区媒体报道，台积电2nm工艺取得重大突破，研发进度超前，业界看好其2023年下半年风险试产良率就可以达到90%。
2nm离不开EUV光刻机，对于台积电先进制程所需的EUV设备，有日本专家做过推理和分析：在EUV层数方面，7nm+为5层，5nm为15层，3nm为32层，2nm将达45层。因此，到2022年，当3nm大规模生产、2nm准备试产，需要的新EUV光刻机数量预计为57台。2023年，当3nm生产规模扩大、2nm开始风险生产时，所需新EUV光刻机数达到58台。到2024年，启动2nm的大规模生产，2025年生产规模扩大，到时所需新EUV光刻机数预计为62台。
尽管EUV也将被用于DRAM(尤其是1a技术节点及以下)，但采用先进制程的逻辑芯片仍是主要需求方。High-NA EUV光刻系统将始于2nm制程节点，其量产时间预估将是2025-2026年。据悉，ASML将在2022年完成第1台High-NA EUV光刻机系统的验证，并计划在2023年交付给客户，主要就是台积电。
对于EUV技术，台积电表示，要减少光刻机的掩膜缺陷及制程堆叠误差，并降低整体成本。今年在2nm及更先进制程上，将着重于改善极紫外光技术的品质与成本。之前有消息称，台积电正在筹集更多的资金，为的是向ASML购买更多更先进制程的EUV光刻机，而这些都是为了新制程做准备。
对于2nm和更先进制程工艺来说，EUV光刻机的重要性越来越高，但是EUV设备的产量依然是一大难题，而且其能耗也很高。
在不久前举办的线上活动中，欧洲微电子研究中心IMEC首席执行官兼总裁LucVandenhove表示，在与ASML公司的合作下，更加先进的光刻机已经取得了进展。
LucVandenhove表示，IMEC的目标是将下一代高分辨率EUV光刻技术高NAEUV光刻技术商业化。由于此前的光刻机竞争对手早已经陆续退出市场，使得ASML把握着全球主要的先进光刻机产能，近年来，IMEC一直在与ASML研究新的EUV光刻机，目标是将工艺规模缩小到1nm及以下。
对于像2nm这样先进的制程工艺来说，互连技术的跟进是关键。传统上，一般采用铜互连，但是，发展到2nm，相应的电阻电容（RC）延迟问题非常突出，因为，行业正在积极寻找铜的替代方案。
目前，面向2nm及更先进制程的新型互连技术主要包括：混合金属化或预填充，将不同的金属嵌套工艺与新材料相结合，以实现更小的互连和更少的延迟；半金属嵌套，使用减法蚀刻，实现微小的互连；超级通孔、石墨烯互连和其他技术。这些都在研发中。
以混合金属化为例，该工艺在互连中使用两种不同的金属。对于2nm来说，这很有意义，至少对一层来说是这样。与双金属嵌套相比，通孔电阻更低，可靠性会提高，同时可以保持互连中铜的低电阻率。”
业界还一直探索在互连中使用钌材料作为衬垫。钌以改善铜的润湿性和填充间隙而闻名，虽然钌具有优异的铜润湿性，但它也有其他缺点，例如电迁移寿命较短，以及化学机械抛光等单元工艺挑战。这减少了行业中钌衬垫的使用。
其它新的互连解决方案也会陆续出现，但它们可能要到2023/2024年的2nm量产时才会商用。根据IMEC的路线图，行业可以从今天的双金属嵌套工艺转移到下一代技术，称为2nm混合金属化。接下来将还会有半金属嵌套和其它方案。
台积电在材料上的研究，也让2nm及更先进制程量产成为可能。据悉，台积电和台湾地区交大联手，开发出全球最薄、厚度只有0.7纳米的超薄二维半导体材料绝缘体，可望借此进一步开发出2nm，甚至是1nm的晶体管通道。
最先进制程芯片的量产是一项系统工程，需要产业链上下游、特别是上游的设备、材料、IP等技术厂商都拿出看家本领，才能应对如此高精尖的芯片制造要求，所有这些形成合力，才能制造出高晶体管密度、高性能、低功耗的先进制程芯片。
新闻来源：中科院半导体所，文中所述为作者独立观点，不代表icspec立场。更多精彩资讯请下载icspec App。如对本稿件有异议，请联系微信客服specltkj。
