半导体行业正处于转折点。现在我们开始收到物联网、大数据、人工智能等带来的新增长浪潮，对半导体的需求比以往任何时候都增加。然而，另一方面，遵循摩尔定律的传统 2D 制程微缩技术的局限性正在显现。半导体制造商长期以来所依赖的 PPACt（功耗、性能、单位面积成本、上市时间）的稳步改善可能会停止。这个问题在逻辑芯片领域尤为明显，几乎所有电子产品中都用到主处理器，并且需要高功率效率和性能。
针对这一问题，应用材料公司于 6 月 16 日公布了逻辑扩展的路线图，包括 AMAT 工程师和行业专家持续改进 PPACt 的挑战和解决方案，我们召开了“逻辑大师班”意见交流会。
涵盖的领域包括晶体管和布线缩放、图案化和设计技术协同优化 (DTCO)。这些领域的共同点是需要补充传统的 2D 缩放、新的芯片架构、新的 3D 结构、新材料、形状微型化的新方法、半导体芯片的先进封装技术等。是一个正在以复杂方式考虑的点.
在本系列中，我想介绍逻辑大师班中涵盖的一些主题，并着眼于必须克服的晶体管的设计和物理限制，尤其是在扩展高级逻辑半导体方面。
晶体管充当开关。为了获得最佳性能，重点主要是通过最大化驱动电流和降低电容和电阻来减少开关延迟。
例如，在 FinFET 晶体管中，鳍的高度、沟道的栅极长度、通过沟道的电子的迁移率、用于开关的阈值电压、控制开/关状态的栅极氧化膜的厚度开关等。通过调整各种物理参数来提高操作速度。可以通过将高度活化的掺杂剂注入沟道附近的区域来降低电阻。
另一个重要因素是晶体管之间的可变性。特定电路中最慢的晶体管成为性能瓶颈，因此变化越窄，电路越快。
我们想仔细研究下一代 FinFET 设计中的这个紧迫问题。FinFET的结构主要分为三个模块：沟道与浅沟槽隔离、高k/金属栅极（HKMG）、晶体管源/漏电阻。
图1：三个主要的 FinFET 模块是：(1) 沟道和浅沟槽隔离；(2) 高k/金属栅极 (HKMG) ；(3) 晶体管源极/漏极电阻
对于通道和浅沟槽隔离模块，通过在几代技术节点上增加鳍片高度和缩小鳍片宽度，该行业一直在加速发展。然而，如果翅片做得更高更窄，由于夹在翅片之间的元件分离氧化膜的应变，翅片在制造过程中趋于弯曲。这种曲率会因反作用力而导致失真，使电子迁移率恶化，影响阈值电压，并增加晶体管的变化。为了抵消这些翅片弯曲，需要新的材料工程解决方案。
图2：随着 FinFET 的扩展，形成晶体管栅极的鳍变得更高更窄，在制造过程中变弱并且更容易弯曲。这会导致性能和电源效率不佳
HKMG 模块是晶体管的核心。这种金属叠层结构非常复杂，至少由 7 层组成，包括介质层、高 k 层和金属栅极层。
图3：高 k/金属栅极堆叠的横截面。接口和高 k 缩放通过减少栅极氧化物影响晶体管速度
介质层和高k层的缩放对于减少栅极氧化膜很重要，这增加了晶体管的驱动电流。通过调整金属栅极，保证了晶体管的正常功能，并确定了阈值电压。问题在于14nm节点后的介质和高k层的缩放速度与其他增加晶体管驱动电流的物理参数不一样。因此，需要新的创新来恢复介质和高 k 缩放奇偶校验。
第三个主要元件是晶体管源/漏电阻模块。随着每一个新工艺微型化的引入，晶体管的接触面积在每个技术节点上都缩小了约 25%，从而导致电阻增加。造成这种情况的主要因素是金属触点和硅晶体管之间的介质电阻，以及源/漏区产生的外部电阻。
图4：导致晶体管接触电阻增加的主要因素是金属触点与硅晶体管之间的介质电阻，以及源/漏区产生的外部电阻
减轻介质电阻和源/漏外部电阻需要新材料和多个工艺步骤的协调优化。
如上所述，FinFET 鳍片又高又窄，无法继续。最重要的是，随着工艺小型化的进行，鳍宽度变得难以控制，并且阈值电压的变化增加，导致器件性能下降。因此，该行业正急于转向一种称为全能门 (GAA) 的新架构。它的形状就像一层侧翻的硅鳍片。
图 5：在 GAA 晶体管架构中，FinFET 有效地侧向和鳍宽度控制从光刻和蚀刻到外延和选择性去除的变化
GAA 晶体管使用外延和选择性去除作为解决鳍可变性的新方法，而不是传统的光刻和蚀刻控制。这使得可以极其精确地控制翅片宽度。在性能方面，可变性降低，栅极长度缩放可以使驱动电流增加10-15%，同时也降低了功耗。
AMAT 正在通过利用自己的产品组并将其与新材料相结合来促进这些不同技术的实际应用。
下一次，我们想解决降低逻辑布线中RC延迟和功耗的问题。
