60多年来，硅基器件一直是我们行业的基础，这是相当令人惊讶的，因为很明显，最初的锗基器件很难大规模集成。(注：GaAs砷化镓器件也发展了一个独特的微电子市场领域) 。近年来，通过引入FinFET等拓扑结构以及即将到来的纳米片，硅场效应器件获得了新生其中nMOS和pMOS器件是垂直制造的从而消除了当前单元设计中的横向n-p间距。。另外
材料工程学的进步已经将拉伸和压缩应力纳入硅通道晶体结构中以增强自由载流子迁移率但是
硅器件收益节点正在逐渐递减为解决以上问题
目前业界正在进行大量研究以评估与硅完全不同的场效应晶体管材料的潜力但这也与当前的大批量制造操作相一致一种选择是探索器件通道的单层二维半导体材料例如二硫化钼MoS2另一个有希望的选择是从碳纳米管
CNT构造设备沟道。最近台积电分析了后硅时代，碳纳米管器件的新进展。 下图提供了碳键独特性质的简单图示
我对化学反应有些不熟悉但我记得“
sp2”
键是指原子核周围亚轨道“
p壳”
中相邻碳原子的电子配对没有“
悬挂键”
并且碳材料是惰性的
请注意
石墨石墨烯和CNT的化学结构相似-使用石墨进行的实验材料分析更加容易并且最终可以扩展到CNT处理在最近的IEDM会议上
台积电提供了有关CNT器件制造进展的有趣更新本文总结了该演讲的重点CNT设备具有一些引人注目的功能
极高的载流子迁移率
>3,000cm²在/V-sec散射最小非常薄的CNT主体尺寸
例如直径〜1nm低寄生电容
优良的导热性低温
最后一个功能特别有趣
因为它还为基于硅的高温制造与后续的CNT处理集成提供了潜力门电介质
Gate Dielectric台积电开发了独特的工艺流程来为CNT器件提供
“
高K”
电介质等效栅极氧化物类似于当前硅FET的HKMG处理
上面的TEM图说明了CNT的横截面
为了与独特的碳表面兼容需要沉积初始界面电介质Al2O3–即需要在碳上对该薄层进行适当的成核和整合随后
添加高K HfO2膜的原子级沉积ALD如前所述这些关于材料性能的介电实验是在石墨基底上完成的
这些栅极电介质层的最小厚度受到非常低的栅极泄漏电流
例如栅极长度为10nm的）
实验得出的
“
最佳”
尺寸为t_Al2O3=0.35nm和t_HfO2=2.5nm由于这些极薄的层Cgate_ox非常高从而改善了静电控制请注意这些层厚于CNT的直径其影响将在稍后讨论门方向
Gate Orientation台积电评估的CNT器件采用了独特的
“
顶栅加背栅”
拓扑
顶栅提供常规的半导体场效应器件输入
而较大的背栅提供对S/D扩展区域中载流子的静电控制以有效降低寄生电阻Rs和Rd而且背栅会影响CNT与钯金属之间的源极和漏极接触电势从而降低肖特基二极管势垒以及在该半导体-金属界面处的相关电流行为设备电流
CNT pFET的IV曲线
线性和对数Ids用于亚阈值斜率测量如下所示对于此实验Lg=100nmS/D间距为200nmCNT直径=1nmt_Al2O3= 1.25nmt_HfO2=2.5nm对于此测试
制造在石英基板上单个CNT支持超过10uA的Ids接近上述目标尺寸的更薄电介质将实现进一步的改进
最终将在生产制造中使用平行CNT-相关的制造指标将是
“
每微米CNT的数量”
例如4nm的CNT间距将被引用为“
250CNTs/um”
挑战
规划CNT生产时肯定要解决一些挑战
仅举几例：
规则/均匀的CNT沉积
具有非常干净的表面用于介电成核需要最小化栅极电介质堆栈中的载流子“
陷阱密度”
最佳S / D接触电位材料工程设备建模设计上面的最后一个挑战尤其值得注意
因为当前用于场效应晶体管的紧凑型器件模型肯定不够用CNT栅氧化层拓扑与平面或FinFET硅通道完全不同由于栅极到沟道的电场本质上是径向的因此与平面器件一样“
有效栅极氧化物”
并不存在简单的关系此外
S/D扩展需要唯一的Rs和Rd模型而且CNT栅氧化层的厚度比CNT的直径厚从而导致从栅到S/D延伸以及到小间距分隔平行CNT的大量边缘场为基于CNT的设计开发合适的紧凑模型是一项持续的工作 新闻来源：EETOP易特创芯，文中所述为作者独立观点，不代表icspec立场。更多精彩资讯请下载icspec App。如对本稿件有异议，请联系微信客服specltkj。
