台积电披露2nm工艺制造细节，正建设两个先进芯片封装厂

台积电到了披露其 N2（2 nm）制造工艺细节的时候，显然，全球最大的半导体合同制造商对这一节点的需求充满信心，以至于它已经在考虑建造一个额外的晶圆厂来满足该要求。此外，据报道，台积电计划建造两个用于先进芯片封装的工厂。 

台积电的 N2 工艺仍处于寻路和研究模式，因为代工厂正在研究材料以及可行的晶体管结构。制造商在上个月的技术研讨会上透露，台积电（TSMC）的 N2 开发和初始生产的所在地将是该公司在台湾新竹县宝山附近的生产基地。

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目前，台积电正在完成其新的 R1 研发设施的建设，该设施最初将专注于 N2，并将于明年开始运营。台积电的首批 2nm 芯片将在一个新的晶圆厂中生产，该晶圆厂将分四个阶段进行。目前，该公司正在为晶圆厂收购土地，因此几乎没有台积电愿意公开披露的设施时间表。

如果宝山附近的新晶圆厂 N2 提供的产能不足以满足需求时间，那么台积电将在其位于台湾台中建一个领先的生产设备，台积电董事长刘德音说。 

人们普遍认为，台积电将为其 N2 工艺节点采用全栅（GAAFET）晶体管结构（即纳米线，纳米带等）。该公司已经对 GAAFET 进行了 15 年的研究，最近展示了一个工作于 0.46V 的 32Mb 纳米片 SRAM 原型，因此 GAA 是最有可能用于 N2 的晶体管技术。
 
转换为新的晶体管结构不仅对台积电来说非常重要，而且对合作伙伴和客户也很重要。合同制造商本身将必须开发全新的库，并且零重复使用为上一代基于 FinFET 的节点设计的功能。 

Cadence 和 Synopsys 等公司将必须创建全新的电子设计自动化（EDA）工具堆栈，并开发全新的 IP 库。芯片开发人员将必须采用全新的设计规则和流程，并重新制作他们以前可能从头使用过的所有内容。最后但并非最不重要的一点是，就像在 2014 年至 2015 年转向 FinFET 结构一样，增加芯片设计成本的同时，采用 GAAFET 可能会再次增加设计成本。 

台积电尚未公开其 N2 节点的时间表。该公司上个月透露  ，它将在 2022 年下半年开始使用基于 FinFET 的 N3 工艺技术进行批量生产。由于台积电通常每年都会引入一个新节点以满足其大型 alpha 客户的需求，因此合乎逻辑的是，在 2023 年，它将使用 N3 的改进版本（例如 N3 +，N3P 等），或开始使用其 N2。无论如何，台积电的 2 nm 技术至少要三年。

就研发，生产和芯片设计而言，现代的先进工艺技术极其复杂且昂贵。同时，它们并不总是像十年或两年前那样提供显着的节点到节点扩展和收益。为此，在许多情况下，开发使用领先技术的大型单片芯片以获得一定水平的性能和某些功能并不是最佳选择。 

相反，采用小芯片设计并使用最合适的过程生产每个小芯片是有意义的。小芯片集成需要先进的 2.5D 封装和 3D 堆叠技术，并且近年来对这些技术的需求预计会迅速增长。

台积电拥有许多先进的 2.5D 封装和 3D 硅堆叠技术，统称为 3DFabric。台积电的 CoW（chip-on-wafer）和 WoW（wafer-on-wafer）技术需要先进的前端生产设备，而如 CoWoS（chip-on-wafer-on-substrate）以及诸如 InFO（integrated fan-out）之类的堆叠式互连使用后端 fab 技术。 

虽然逻辑上的逻辑集成比 CoWoS 或 InFO 之类的内在复杂和昂贵，但是所有类型的 3DFabric 都需要洁净室空间，并且这种封装设施与典型的测试和包装工厂相去甚远。为了使事情变得更加复杂，具有多个小芯片的高级处理器将同时使用 3D 堆栈和 2.5D 封装，因此下一代封装设施必须同时支持后端和前端技术。 

目前，台积电在台湾各地拥有四个先进的包装设施。台积电预计在未来几年内对其 3DFabric 服务的需求将会强劲，因此它准备再建两个新的封装设施，这些设施将提供前端 3D 堆叠以及后端 CoWoS 和 InFO 封装流程。。

其中一个晶圆厂将位于台湾北部新竹科学园的春安区。据报道，该工厂的成本高达 101 亿美元（根据 FocusTaiwan  ，所列台积电宣布在 Facebook 上）在完全建造和装备。它可能是业内最昂贵的测试和包装设备。预计该晶圆厂将于 2021 年下半年上线。 

另一个晶圆厂将位于台湾南部科学园区，现在预计将在 2022 年的某个时候开始批量生产。