28nm NMOSFET器件漏电的研究与优化

28nm NMOSFET器件漏电的研究与优化
勾鹏，王海涛，周晓君，刘巍，田明

摘要：随着 MOSFET 器件尺寸不断缩小，短沟道器件的漏电越来越严重，导致芯片的发热现象更严重，极大降低了芯片的可靠性。基于 HLMC 28 nm 低功耗逻辑平台，研究了轻掺杂漏（LDD）流程中离子注入工艺条件对 NMOSFET 器件漏电的影响及物理机制。实验结果表明，通过优化口袋及预非晶化离子注入条件，可以显著改善器件漏电。同时借助半导体工艺及器件仿真工具 TCAD，进一步研究了 NMOSFET 器件的漏电机理，与实验结果得到了很好的吻合。

关键词：集成电路制造，NMOSFET，器件，漏电，LDD 离子注入。

中图分类号：TN405   文章编号：1674-2583(2020)05-0031-03

DOI：10.19339/j.issn.1674-2583.2020.05.010

中文引用格式：勾鹏，王海涛，周晓君，刘巍，田明.28nm NMOSFET器件漏电的研究与优化`J`.集成电路应用, 2020, 37(05): 31-33.

Mechanism and Optimization of 28 nm NMOSFET Device Leakage

GOU Peng, WANG Haitao, ZHOU Xiaojun, LIU Wei, TIAN Ming

Abstract — With the shrinking size of MOSFET devices, the leakage of short-channel devices is more and more serious, leading to more serious chip heating phenomenon, which greatly reduces the reliability of the chip. Based on HLMC 28 nm Low Power logic platform, we studied the influence and mechanism for NMOS device leakage by the optimization of LDD implant. The experimental results show that by optimizing the conditions of pocket and amorphous ion implantation, leakage can be significantly improved. At the same time, the leakage mechanism of NMOSFET device is further studied with the help of semiconductor process and device simulation tool TCAD, which is in good agreement with the experimental results. 

Index Terms —  integrated circuit manufacturing, NMOSFET, Device, Leakage, LDD Implant.

0  引言

为了实现更高的密度、性能以及更低的功耗，CMOS器件特征尺寸的缩小遵循着“摩尔定律”的发展规律，同样大小的芯片上所能承载的晶体管数目越来越多，为了控制功率消耗，电源电压（VDD）需要按比例降低。因此，晶体管的阈值电压（Vth）也必须相应地调整，以保持高的驱动电流并实现性能改进，但是，阈值电压的降低却也导致了亚阈值漏电电流的大幅度增加`1,2`。尤其是当工艺制程进入到纳米阶段时，短沟道效应（Short Channel Effect，SCE）对器件的影响更加大，导致 CMOS 器件的关态特性变差、静态功耗也随之增加。所以，在超大规模集成电路（VLSI）设计中，漏电电流的优化与降低是非常有必要的。

在 CMOS 中，N 型 MOS 器件的载流子是电子，由于电子的特性使得 NMOS 器件的漏电会相对更强一些`3`。如图 1 所示，是一颗 NMOS 器件的剖面图，其漏电主要包括栅极到沟道的漏电 Igoff，源极和漏极之间的漏电Isoff，漏极到衬底之间的漏电Iboff。当栅氧化层（SiO2）厚度小于 3 nm 时，衬底与栅极之间出现了明显的量子隧穿效应，形成了栅氧隧穿电流`4`，而且栅氧化层厚度减小会导致 Igoff 的指数增长，目前主要是通过利用较高介电常数的介质材料（如 SiON）以及高 K 介电材料（如 HfO2）来降低Igoff`5`。而对于Isoff以及Iboff，一般则是通过口袋元素（与源漏掺杂互为反型的元素，例如 NMOS 口袋元素为 P 型元素 BF2）掺杂`6`来降低，如图 1 所示，口袋元素被掺杂在沟道两端，提供了一个横向非均匀的沟道掺杂，靠近沟道边缘的 P 型衬底掺杂程度越高，源场和漏场的电荷共享效应就越小，因此漏-衬底和源-衬底区域的耗尽区宽度就越小，从而降低了漏电。器件的结构工艺流程的变化往往需要较大的成本，而掺杂元素的条件变化则相对更加便捷、成本更低。因此研究注入离子的能量、剂量、角度等因素对器件整体的漏电的影响，对于优化器件的功耗、提高器件性能有着重要的意义。

基于 HLMC 28 nm 低功耗逻辑平台，针对 NMSOFET 器件 LDD 离子注入中不同元素的注入条件对器件漏电的影响进行了实验研究，并借助半导体工艺及器件仿真工具 Technology Computer Aided Design（TCAD），分析了其中的物理机制，为 28 nm  NMOS 器件的漏电降低提供了改善思路。

1  实验

实验中所用到的 NMOS 器件是基于 28 nm 低功耗逻辑平台的制造工艺，具体的前段制作工艺流程如图 2（a）所示。（1）器件有源区（AA）形成；（2）浅沟槽隔离区（STI）制作；（3）器件阱离子注入，形成阱（Well）；（4）栅氧化层形成；（5）N 型掺杂多晶硅栅的形成；（6）侧墙 1 的制作；（7）器件的预非晶化、pocket 和 LDD 离子注入；（8）LDD 离子注入后热处理；（9）侧墙 2 的制作；（10）器件源漏区域的离子注入；（11）SD 后热处理；（12）应力记忆技术（SMT）；（13）金属硅化物的形成；（14）接触电极（Contact, CT）的形成。制作出的 NMOS 器件 TEM 如图 2（b）所示。

其中，器件口袋与 LDD 离子注入过程是：首先是预非晶化离子注入锗（Ge）元素的离子注入，其次是口袋 BF2 元素的离子注入，最后是 LDD 的砷（As）元素离子注入。离子注入包括能量的大小、注入倾角、剂量的大小等因素，不同的因素对器件的电性参数有着不同的影响。本文对不同 BF2 的注入倾角以及锗元素注入能量进行了实验样品制备，为了分析不同实验组对器件漏电的影响，对器件进行了电流电压（I-V）测试，采用了常数电流法提取 Vt 值，并通过在器件关闭状态下（即栅极电压为零）测试器件的漏电电流。同时基于 NMOS 器件制作工艺流程，我们采用 TCAD 仿真工具 Sentaurus 中建立了器件工艺模型，对不同的离子注入条件进行 TCAD 仿真分析，仿真结果与实验结果吻合，进一步了解了不同离子注入下对器件漏电影响的物理机制。

2  结果与讨论

  2.1 口袋元素 BF2 离子注入转角研究

我们首先进行了口袋元素 BF2 注入转角的研究，口袋元素 BF2 是属于 P 型掺杂元素，主要是用来防止源漏之间的击穿，可以提高器件阈值电压的 Roll-off 表现`7`，而注入转角的不同，会造成器件LDD处离子掺杂形貌的变化。如图 3（a）所示，口袋元素 BF2 的注入角度是指离子注入方向与垂直法线之间的夹角，注入角度的不同会产生不同的掺杂分布。图 3（b）为 TCAD 仿真下的掺杂离子分布，可以很清楚地看出，当角度比较小的时候，口袋主要会在 LDD 纵向延展区形成，随着角度的增大，口袋逐渐会在 LDD 的横向延展区形成，角度更大之后，口袋则会在更加靠近 Si/SiO2 界面处的 LDD 区域形成。

我们将注入角度从 27º 增大到 32º，口袋分布在 LDD 的纵向延展区域，随角度增大，对 LDD 横向延展区域的包裹逐渐增大，这样会使得 Isoff 减小。但是，由于角度增大，口袋元素更加接近栅极底部，GDIL 效应明显，导致 Iboff 增加。这是因为在重掺杂浅结和口袋元素掺杂下，口袋元素更加接近栅极底部时，导致此区域的耗尽区变窄，此时带带隧穿电流（Band To Band Tunneling current）占据了很重要的部分，隧穿电流密度`8`如式（1）。

（1）

其中，结电场 E＝  （2）

Na 和 Nd 分别是 P、N 两边的掺杂，εsi 是硅的介电常数，Vbi 是结的内建电压。所以当口袋元素 BF2 注入转角增大，LDD 纵向延展区域被 P 型的口袋元素包裹减小，横向延展区包裹变大，此区域耗尽区变窄，漏极加上工作电压之后，漏极与栅极形成较大的电势差，使得横向电场变强，导致带带隧穿更加严重，从而使得 LDD 与衬底之间的隧穿电流变大，Iboff 升高。

从图 3（c）可以看出，随着角度的增大，不管是实验值还是 TCAD 仿真值，漏电 Ioff 先减小，在BF2注入角度为 30º 时，Ioff 最低，然后漏电开始增大。这是因为 Isoff 随角度增大而减小，但是 Iboff 随之增大，Igoff 基本不变，所以存在最佳的 BF2 离子注入角度，使得总的漏电电流可以最小，即 T＝30º。TCAD 仿真表明，随着 BF2 转角角度的增大， Iboff 增加，Isoff 降低，Igoff 基本不变，如图 3（d）所示，模型和之前的分析一致。

  2.2 预非晶化锗元素离子注入研究

接下来我们又研究了如何在保证 Isoff 已经降低的情况下，进一步降低 Iboff，从而得到更小的器件漏电电流。目前主流制造工艺采用预掺杂离子注入的方式，在源漏与衬底之间形成非晶化层，可以有效防止离子注入的隧道效应，并且降低结深，抑制 LDD 的扩散，从而可以降低 Iboff。而选择锗（Ge）元素作为预非晶化离子注入元素的原因是因为它在硅中具有很高的固溶性，而且几乎不会显著改变硅的电学性质，同时在合理的热预算范围内，容易再结晶，并且质量比较好。

实验上研究了锗元素不同的注入能量：18 keV、20 keV、24 keV、28 keV 下器件的漏电电流。如图 4（a）所示，随着锗元素注入能量的增大，总的漏电减小，但是能量从 24 keV 增加到 28 keV 之后，总漏电反而增大了，锗元素注入能量 24 keV 是器件总漏电电流最小的条件，仿真和实验结果一致。

因为当锗元素注入能量增加时，非晶化层会变得更深，这样会使得 LDD 和阱之间的 Iboff 减小，所以当 Ge 注入能量从 18 keV 增加到 24 keV 时，总的漏电电流减小。随着 Ge 注入能量进一步增大，Iboff进一步减小，但是 Poly 下的 Isoff 开始增大并占主导地位，导致总的漏电电流开始增加。如图 4（b）所示，锗元素注入能量的增加，Igoff 基本维持不变，Iboff 会随之减小，但是 Isoff 却随之变大。因此，锗元素注入能量不能一直增加下去，24 keV 是使得总漏电电流最小的锗元素注入能量。同时图 4（c）TCAD 仿真结果也表明 Iboff 是整体漏电的主要分量，可以看出，当 Ge 注入能量在 24 keV 时，漏电相对可以达到最小。

3  结语

本文基于 HLMC 28 nm NMOSFET 器件，分析了轻掺杂漏（LDD）中不同离子注入条件对短沟道器件漏电的影响，提出口袋元素注入转角的最佳角度以及非晶化锗元素掺杂能量的最优值，并借助半导体器件仿真工具 TCAD 研究了不同离子注入条件对漏电影响的物理机制。实验结果表明，口袋元素 BF2 注入转角为 30º 时，器件的漏电最低，增加或减小转角都会导致漏电的增大，机制是随着转角的增加，栅极漏电 Igoff 基本不变，带带隧穿电流增大使得 LDD 与衬底之间的漏电 Iboff 增大，口袋元素对沟道的包裹变好使得源漏漏电电流 Isoff 减小，最终存在一个最优转角使得整体漏电最小；而非晶化锗元素的注入能量增加则会使带带隧穿电流减小，从而 Iboff 减小，但是 Isoff 反之变大，最终发现注入能量保持在 24 keV 时得到最低的漏电。因此，可以在不改变整体工艺流程的基础上，只是调节 LDD 离子注入条件，可以很大程度上改善 28 nm NMOSFET 器件的漏电。

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