台积电正多管齐下打造兼顾效能与功耗的新世代处理器。为优化处理器性能并改善电晶体漏电流问题，台积电除携手矽智财(IP)业者，推进鳍式电晶体(FinFET)制程商用脚步外，亦计划从晶圆导线(Interconnect)和封装技术着手，加速实现三维晶片(3D IC)；同时也将提早布局新一代半导体材料，更进一步提升电晶体传输速度。
台积电先进元件科技暨TCAD部门总监Carlos H. Diaz提到，台积电亦已开始布局10奈米制程，正积极开发相关微影技术。
台积电先进元件科技暨技术型电脑辅助设计(TCAD)部门总监Carlos H. Diaz表示，由于行动处理器须兼具高效能、低功耗价值，且每一代产品更迭迅速，因此晶圆厂已不能单纯从制程微缩的角度出发，必须着眼晶圆制程相关的各个环节，方能满足IC设计业者需求。基于此一概念，台积电将同步改良电晶体、导线及封装结构，以提高晶片电晶体密度、传输速度，并降低漏电流。
Diaz指出，台积电将一改过去花2年时间跨入下一个制程世代的规画，2014年发表20奈米(nm)方案后，将提早1年在2015年推出16奈米FinFET，以3D结构增加电晶体密度并减少漏电流情形。该公司正携手安谋国际(ARM)、Imagination推动FinFET试产，并加紧研发水浸润式微影(Water Immersion Lithography)双重曝光(Double-patterning)技术，以及极紫外光(EUV)单曝光(Single Exposure)，期提早跨越量产成本门槛。
Diaz也透露，就目前与Imagination的技术合作进展来看，预估2015年16奈米FinFET正式上市后，相较于现有28奈米处理器，内建GPU将达到十倍以上的每秒浮点运算次数(FLOPS)，并将扩增四倍以上频宽，有助在更小的GPU单位面积下，激发更多运算效能。
至于晶圆导线和封装结构部分，台积电也计划以2.5D/3D IC方案，克服高密度晶片整合、散热和连接功耗等问题。Diaz强调，平面式晶片已逐渐面临效能、功耗改善的瓶颈，晶圆厂须取法3D电晶体概念，利用矽穿孔(TSV)等封装技术革新，达成晶片子系统堆叠设计；同时还须针对晶圆后段导线制程(BEOL)导入新一代低介电常数(Low K)材质，以缩减金属导线互连的电阻电容延迟(RC Delay)。
据悉，目前台积电已透过独家CoWoS 2.5D制程，成功堆叠逻辑晶片与Wide I/O记忆体，未来终极目标系将手机内部所有晶片子系统融合在一起，实现超高整合度的晶圆系统层级设计。
除了在“矽”晶圆上下功夫外，晶圆厂也须开发新的半导体材料。Diaz指出，随着半导体制程加速演进，矽材料的物理极限已近在咫尺，驱动晶圆厂提早展开换料布局，包括三五族(III-V)、镍或锗等材料均是极具发展潜力的替代选项。为巩固晶圆代工市场龙头地位，台积电已在全球各个知名大学、研究机构发起下世代半导体材料研究计划，藉以强化晶圆生产各段的技术能量。
