AD6620具有16位线性比特补码输入(另加3bit指数输入)，其单信道实数输入模式的最大输入数据速率可高达67 Msps，双信道实数输入模式与单信道复数输入模式的最大输入数据速率高达33．5 Msps。同时，AD6620还具有可编程抽取FIR滤波器与增益控制功能，抽取率在2～163 84之间可编程；输出具有并行、串行两种输出模式，并行模式为16比特补码输出。
1 频率变换器的原理及配置
实现数字下变频(DDC)的频率变换器通常由两个16 bit乘法器和32 bit的数控振频器(NCO)组成。数控振荡器产生的本振信号频率的分辨率可达
，并可产生
的本振信号。NCO利用数字频率合成器(DDS)，并由频率控制字寄存器、相位控制字寄存器、相位累加器和正弦查找表组成，可以灵活地控制本振信号的振荡频率和初始相位。这一级单元可完成对输入信号从射频(IF)到基带的频率搬移。
为了提高NCO的杂散性能，AD6620提供有相位抖动与幅度抖动选项。另外，NCO的设置包括设置NCO频率、NCO相位补偿和NCO的特性以及相应寄存器的配置。NCO的频率可由下式计算：
将计算出的NCOFREQ转换成二进制后可写入NCO频率编程寄存器的0x303。NCO相位补偿由16位NCO相位补偿寄存器0x304来配置。0x0000表示没有相位补偿：0xFFFF表示补偿为2p。相位补偿寄存器允许多路NCO的同步来产生固定和已知相位偏移的输出，一般取Ox0000。NCO的特性可根据NCO控制寄存器0x302的各个位的定义来设置。
2 CIC2抽取滤波器
CIC2滤波器是一个固定系数抽取滤波器，其最高输入数据速率为67 MHz。抽取率的取值范围为2～16的整数。当系统时钟fCLK是输入数据速率的两倍或更多倍时，可以通过设置来屏蔽此工作模块，否则，最小只能设置为2。
CIC2滤波器的频率响应函数为：
其中，SCIC2为幅度比例因子，可用来衰减CIC2滤波器的增益，MCIC2是抽取率。
CIC2滤波器的设置包括抽取率(MrCIC2 12bit)，插补率(LrCIC2 8 bit)及比例因子(SrCIC25 bit)的设置。
设置时可首先确定通带占用的采样率百分比
根据采样频率为100’0．5625 MHz／25 MHz=2．25的值，可查表得到MrCIC2 12 bit／LrCIC2 9 bit的值。在实际应用中，查到的值一般要大于等于BWfraction，在这里，BWfraction取2．25，查表得到MrCIC2 12 bit／LrCIC2 9 bit最大能取6，故取MrCIC2 12 bit／LrCIC2 9 bit为5。再取LrCIC2 9 bit为1．则MrCIC2 12 bit为5，rCIC2滤波器的输出频率frCIC2等于25 MHz／5，即12．5 MHz。这样，即可将LrCIC2 9 bit 21写入寄存器0x91，MrCIC2 12bit 21写入寄存器0x90。
通常幅度比例因子可由式(5)和(6)给出：
因为MrCIC2 12bit取5，LrCIC2 9 bit取1，所以，由上式可以计算出SrCIC2为5，这样，便可将SrCIC2的值写入寄存器。
3 CIC5抽取滤波器
CIC5是一个5阶固定参数抽取滤波器，它的滤波特性曲线比CIC2的更为陡峭，可用来在CIC2后进一步降低数据速率。CIC5抽取滤波器的抽取率可以取1～32范围的任何整数值。当抽取率为1时，此时CIC5被屏蔽。CIC5的输入频率即是CIC2的输出频率。
CIC5滤波器的频响函数如下：
与配置CIC2类似，在配置CIC5时，要确定的参数有抽取率和比例因子。抽取率的计算可采用与CIC2同样的方法查出器件数据手册中的对应值．而比例因子则可由下式给出：
4 RAM系数滤波器
RAM系数滤波器是AD6620中最后一个信号处理功能模块，它是一个积和形式的、系数可编程的滤波器。
数据存储器I-RAM、Q-RAM存储了256个有CIC5滤波器输出的最新复数位采样值，数据位宽度为20 Bit。在同一个时钟周期，I路和Q路可以使用相同的系数作为滤波器系数进行计算，也可以选用不同的系数进行计算。I、Q路累加器输出数据位宽为23 bit。取抽率可取1～256的整数值。
5 外部电路配置及内部寄存器接入
AD6620工作时。需要正确搭建外部电路，同时还要按需配置内部寄存器。
在配置AD6620的外部电路时，需要确定它的工作状态和输出方式，其中输出方式分为串行和并行两种。每种输出方式还应配置I／Q路输出指示和数据有效信号DVout。接收机系统选用并行输出方式，由于AD9235只提供12位数字信号，而AD6620可接收16位有效信号。故应将高12位与AD9235相连，其余低位接地补零。
AD6620的工作模式分为主控(模式0)与从控(模式1)两种，对于需要并行处理多路下变频的复杂系统。只有一片AD6620工作在主控模式。
这两种模式的区别在于主控模式。在数据处理的每一级工作完成后，会发出一个同步脉冲，以用于复杂系统多个AD6620之间的同步工作。与此对应。从控模式的各级处理模块只有在接到这个脉冲后，才能开始本级的处理，这样才能以保证与其他AD6620芯片的工作协调。如主控模式二阶梳状滤波器CIC2完成其工作后，会向其他AD6620的SYNIC CIC2发出一个时钟周期的脉冲信号以用于同步。由于接收机中只使用了一片AD6620，而无需等待其他芯片协同工作的同步脉冲，故配置为模式0，即主控模式。
AD6620的控制接口分串行输入和并行输入两种。由于使用FPGA做芯片配置逻辑，所以，本文选用较灵活、效率较高的并行数据作为配置接口的逻辑输入。
AD6620内部各个模块的配置寄存器并不是等位长的。具体各模块内部配置寄存器的位长见表l所列，而内部寄存器的访问则必须通过外部接口寄存器来指定地址，并由高位到低位按字节写入。
外部接口寄存器的位长是固定的，按000到lll编址总共八个。其中低5位的5个寄存器是数据寄存器，可用于放入内部某地址的不定长数据。而高两位的两个寄存器是地址寄存器，用于存放将要访问的内部寄存器的目标地址，其中最高位111寄存器又和模式控制寄存器复用，且其最高两位标识为写增长和读增长，具体结构如表2所列。
在写寄存器的过程中，读信号要保持高(失效)。RDY信号是AD6620给出的握手信号，它会在写信号WR有效之后变低，之后，根据目标寄存器的不同，将在写信号有效后最早3个周期内再次升高，以表明写入工作完成。
与写寄存器过程相似，在读寄存器过程中，写信号也要保持高(失效)，RDY信号是AD6620给出的握手信号，它会在读信号RD有效之后变低，之后再根据目标寄存器的不同，在读信号有效后3个周期到5个周期内再次升高，以表明写入工作完成。有效数据会在第N+2个时钟周期后稳定的保持在数据总线上。
为了使用FPGA来实现对AD6620的配置，在FPGA配置了一个FIFO以用于存放需要配置的所有寄存器的值。在RDY信号重新处于等待状态时读取该FIFO，可获得下一个目标寄存器的地址和寄存器内的数据。
设计时可用QUARTUS II自带的嵌入式逻辑分析仪SIGNAL-TAP来调试时序，以完成配置，图1所示是一个完整的寄存器写周期的各信号线采样时序波形。
配置成功后的AD6620工作情况如图2所示，从图2中可以看到AD6620的输入数据和AD6620的I，Q两路的数据输出，同时也可以观察到各级同步信号的脉冲波形。
6 结束语
本文对新型ADC器件AD6620使用中的重点和难点问题，也就是AD6620的配置问题，给出了其实现方法，该方法具有一定的参考价值。事实上。该方法中的所有配置均已通过FPGA仿真验证。并在工作过程中按照实际运行情况通过了Signal-TapII测试。
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