发布设计参考流程台积20nm/3D IC就绪

台积电20奈米(nm)及三维晶片(3D IC)设计参考流程出炉。台积电日前正式宣布推出20奈米制程，以及应用于3D IC生产的CoWoS(Chip on Wafer on Substrate)两项设计参考流程，以维持旗下半导体制程技术领先竞争对手半年到1年的脚步，防堵格罗方德(GLOBALFUNDRIES)、联电的技术追赶。

台积电研究发展副总经理侯永清表示，台积电在开放创新平台(Open Innovation Platform, OIP)架构中，支援20奈米与CoWoS制程的设计环境已准备就绪；并已发展两套先进设计参考流程，将助力IC设计业者加速切入20奈米及3D IC设计。

事实上，近期晶圆代工厂在先进制程的炮火已日益猛烈。其中，格罗方德不仅宣称已拿下超过百件28奈米设计定案(Tape Out)，且今年上半年营收也挤下联电，成为全球第二大晶圆代工厂。此外，格罗方德近期还揭露一项新计划，预计在2014年以3D鳍式电晶体(FinFET)打造14奈米与20奈米混合制程--14nm-XM技术，足见其扩张事业版图的企图心。

至于联电则致力扩充40、28奈米产能抢市，并已取得IBM的20奈米、FinFET技术授权，加紧布局先进制程；同时，也正紧锣密鼓部署3D IC矽穿孔(TSV)量产服务。据了解，今年第四季联电28奈米制程营收，可望达到该公司整体营收5%的水准，未来几年也将在20奈米以下制程领域大显身手，抢占市场商机。

侯永清指出，对台积电及其开放创新平台设计生态环境伙伴而言，首要目标在于能及早催生先进的矽晶片生产技术，以协助终端客户打造功能更出色的产品。随着台积电勾勒出20奈米先进制程与3D IC生产制造模式，对实现此一目标将大有助益。

台积电20奈米参考流程已经过验证，将提供客户双重曝光技术(Double Patterning Technology, DPT)所需的布局与配线(Place and Route)、时序(Timing)、实体验证(Physical Verification)、可制造性设计(DFM)及电子设计自动化(EDA)工具等知识，协助客户顺利以台积电20奈米制程开发新一代晶片，并降低设计复杂度及提高精确性。

另一方面，台积电CoWoS参考流程亦通过矽晶片验证，可顺利整合并堆叠异质晶片，以因应高频宽、低功耗产品设计需求；同时让晶片商受惠于现成的EDA工具、晶片连接讯号一致性、热分析，以及晶片级(Die-level)与堆叠级(Stacking-level)测试所需的整合式3D IC电路测试方法，加速产品上市。