新一代 SiC 功率 MOSFET 器件研究进展

更高电压、更高效率、更高功率密度代表了电力电子器件技术的发展主题。近年来新兴的宽禁带半导体材料成为工业界的热点，凭借优越的材料特性为电力电子器件技术带来了新的发展动力，其中以SiC为代表的宽禁带半导体的技术成熟度较高，在一些应用领域开始逐步取代硅基电力电子器件。4H-SiC的禁带宽度几乎为硅的3倍，其本征载流子浓度远低于硅;热导率也达到硅的3倍，因而更加适合高温、高电压工作;10倍于硅的击穿场强使SiC更适合制作高压器件，能够突破硅器件击穿电压的极限，达到10kV甚至20kV以上［1］。高击穿场强使器件具有厚度更薄、掺杂浓度更高的漂移层，实现更低的比导通电阻和更高的导通电流密度。SiCMOSFET(metal-oxide-semiconductorfield-effecttransistor，MOSFET)不需要采用超结等复杂结构就可以实现远低于同电压等级硅MOSFET的比导通电阻。与此同时，作为单极型器件，SiCMOSFET具有比同电压等级硅IGBT(绝缘栅双极型晶体管)更低的开关损耗，从而实现更高的开关频率和更高的功率密度。

 

SiCMOSFET是目前最为成熟、应用最广的SiC功率开关器。但是，SiCMOSFET的沟道迁移率低的问题仍然比较突出，对于中低压器件(650～1700V)沟道电阻占总导通电阻的比例较高。罗姆和英飞凌采用沟槽结构SiCMOSFET［2-3］，没有JFET(结型场效应管)区，具有更高的沟道密度，同时沟道所在SiC晶面具有较高的沟道迁移率，因此能够实现更低的比导通电阻。而Cree和意法采用平面结构SiCMOSFET，通过优化器件的结构设计，实现了性能和可靠性俱佳的产品技术，得到了广泛的应用。Cree发布的第三代平面结构SiCMOSFET［4］，1200V产品的比导通电阻仅为2．7mΩ·cm2，在高压领域也显示出优越的性能，10kV和15kV器件的比导通电阻分别为123mΩ·cm2和208mΩ·cm2，接近单极型SiC器件的理论极限。

 

为建立性能优越、可靠性满足工程应用要求的SiC电力电子器件产品技术，南京电子器件研究所(NEDI)一直从事SiCMOSFET器件结构设计和关键工艺技术的开发，2017年研制出1200VSiC功率MOSFET器件［5］，击穿电压达1800V，比导通电阻8mΩ·cm2。近年来通过对器件结构设计和关键工艺技术的不断优化，SiCMOSFET器件性能得到了明显提升，器件阻断电压也得到了大幅度扩展。本文介绍了本团队在SiC功率MOSFET开发方面的最新成果。

为了实现高阻断电压，同时保证器件高可靠性，研制的SiC功率MOSFET器件采用DMOS结构，如图1所示为SiCMOSFET单胞的剖面结构示意图。SiCMOSFET器件的导通电阻主要包括:源极欧姆接触电阻、沟道电阻、JFET区电阻、外延漂移区电阻、衬底电阻以及背面漏极欧姆接触电阻。中低压(650～1700V)SiCMOSFET器件的总导通电阻中沟道电阻占比较高，采用较小单胞尺寸以提高沟道密度，同时通过栅氧介质形成工艺的改进提升沟道迁移率，并采用长短沟道从而进一步降低沟道电阻。对于击穿电压超过6500V的高压SiCMOSFET器件，总导通电阻中JFET区电阻和外延漂移区电阻的比例显著增大，前者可以通过JFET区选择掺杂来降低，而降低后者则需要采用较高的掺杂浓度和较低的外延层厚度。图2展示了在不同外延层厚度条件下，通过仿真获得的SiC器件击穿电压与外延掺杂浓度的关系，从理论上指导高压SiCMOSFET器件外延结构的设计。高压SiCMOSFET的总导通电阻中沟道电阻占比降低，采用了较大单胞尺寸较长的沟道以降低工艺难度，改善器件的阻断特性。器件的终端保护采用了易于实现、重复性更好的场限制环终端结构，通过调整保护环的数量、间距以满足不同击穿电压器件的研制要求。

 

 

SiCDMOSFET的加工工艺主要由三次离子注入工艺组成。器件的pwell区由高能铝离子注入形成，深度达0．7μm，为确保高压阻断状态下pwell区域不被穿通，选用了较高的注入剂量。通过高剂量氮离子注入形成器件高掺杂n+源区，并通过这两次离子注入形成0．5～1．0μm长的MOS沟道。p+欧姆接触区和终端保护环由高剂量铝离子注入形成。所有注入离子通过1650℃高温退火激活，采用了石墨层作为高温退火工艺中的表面保护。50nm厚的栅氧介质由干氧氧化工艺形成，并通过NO高温氮化处理来降低栅氧介质界面态密度，提高沟道迁移率［5］。采用LPCVD淀积掺杂多晶硅形成器件栅电极后，通过Ni合金退火形成源和漏极欧姆接触，淀积了0．7μm厚的氧化层作为隔离介质，分别采用铝和银作为正面和背面电极金属层。  

在6英寸(152．4mm)SiC衬底上生长了10μm厚掺杂浓度为1×1016cm－3的n型外延材料，采用9μm的单胞尺寸和长度为0．5μm的沟道，研制了1200V/80mΩSiCMOSFET器件，芯片的有源区面积为6mm2。常温下该器件的导通特性测试结果如图3(a)所示，在栅源电压VGS=20V、源漏电压VDS=1．6V时源漏导通电流为20A，导通电阻80mΩ。计算得到器件的比导通电阻为4．8mΩ·cm2，与2017年报道的结果［5］相比取得了较大的改善，通过栅氧前氮注入与栅氧后氮化退火相结合的工艺实现了沟道迁移率的明显提升［6］，同时采用更小的单胞尺寸提高了沟道密度。图3(b)显示了1200V/80mΩSiCMOSFET器件的阻断特性测试结果，表现出低漏电和稳定雪崩击穿特性，VGS=0V、VDS=1200V时，漏源泄漏电流仅为0．2μA，源漏击穿电压达到1500V以上。

解决阈值电压和体二极管的稳定性问题是SiCMOSFET器件可靠性的两项重要挑战。在环境温度150℃、栅极偏置电压－10V的应力条件下，如图4所示经过168h的高温栅偏(HTGB)可靠性实验，SiCMOSFET器件的阈值电压的负向漂移量小于0．1V。在环境温度150℃、栅极偏置电压+20V的应力条件下，经过168h的高温栅偏可靠性实验，SiCMOSFET器件的阈值电压的正向漂移量小于0．3V，而且最大的正向漂移发生在实验开始后10h以内。SiCMOSFET器件的体二极管也经受了在环境温度150℃、1000h的稳态工作寿命考核，显示出良好的稳定性。图5显示了1200V/80mΩSiCMOSFET体二极管稳态寿命实验结果，在环境温度150℃、导通电流10A的应力条件下，在168h的实验过程中体二极管的正向电压的漂移量小于0．1V，实验后器件的导通电阻和泄漏电流未发生明显变化。

在6英寸(152．4mm)SiC衬底上生长了60μm厚掺杂浓度为1．2×1015cm－3的n型外延材料，采用12μm的单胞尺寸和长度为1μm的沟道。研制的6．5kV/150mΩSiCMOSFET击穿电压达7．8kV，在阻断

电压为6．5kV时漏电流小于2μA，有源区面积35．6mm2，比导通电阻53mΩ·cm2。采用自主设计的封装结构和自主SiCMOSFET及SiCSBD芯片研制出6．5kV/400ASiCMOSFET功率模块，该款模块由20颗6．5kVSiCMOSFET和16颗6．5kVSiCSBD并联封装组成。模块的内部结构如图6(a)所示，采用15mil(0．381mm)铝线进行电路连接(芯片与DBC之间)。芯片、DBC、铜板焊接回流完成后，安装到对应的塑胶壳体中，并注入具有保护和绝缘功能的硅凝胶。模块封装完成后实物如图6(b)所示，模块尺寸为130mm×140mm×48mm。 

室温下6．5kV/400ASiC功率MOSFET模块的导通性能测试结果如图7(a)所示，当栅极电压VGS=20V、漏源极电压VDS为3．5V时，模块导通电流达400A。如图7(b)为室温下6．5kV/400ASiC功率MOSFET模块阻断性能的测试结果，测试过程中栅极和源极短接，在阻断电压6．5kV时模块漏电流小于20μA。

 在4英寸(101．6mm)SiC衬底上分别生长了厚度为100μm、掺杂浓度8×1014cm－3和厚度为150μm、掺杂浓度6×1014cm－3的n型外延材料，采用12μm的单胞尺寸和长度为1μm沟道开展了10kV和15kVSiCMOSFET器件制备。研制的10kV/10ASiCMOSFET，其芯片尺寸为9．2mm×9．2mm，有源区面积30mm2，采用总宽度为1．2mm的浮空场限环结构作为终端保护结构。阻断特性测试结果显示器件击穿电压达11．6kV，当栅极电压VGS为20V、漏源极电压VDS为5V时，器件导通电流为10．7A，对应的ＲON，SP为144mΩ·cm2。研制的15kV/10ASiCMOSFET采用了相同的芯片和有源区尺寸，为提升击穿电压，将场限环终端总宽度增大到1．5mm。图8(a)和图8(b)分别为室温下15kVSiCMOSFET的导通和阻断性能测试结果，漏源极电压VDS为6．5V时导通电流达9．6A，对应的比导通电阻

为204mΩ·cm2，为目前见诸报道的最高水平;器件的击穿电压达15．5kV，VGS=0V、VDS=15kV时，漏源泄漏电流为10μA，击穿电压达15．5kV。

本文通过对比CＲEE公司与南京电子器件研究所研制的不同耐压级别的SiCMOSFET器件，观察各SiCMOSFET器件的比导通电阻与击穿电压的关系，如图9所示，发现器件的总体趋势接近单极型SiC器件的理论极限。本文研制的1．2kV、6．5kV、10kV以及15kVSiCMOSFET，其比导通电阻分别达到4．8mΩ·cm2、53mΩ·cm2、144mΩ·cm2和204mΩ·cm2，逐步缩小了与国际先进水平的差距。