台积电：芯片设计需要新典范、新工具

        台积电设计暨技术平台副总经理侯永清在年度ISSCC演说中表示，工程师需要能因应今日芯片设计复杂性的新工具。

在近日于美国举行之年度国际固态电路会议（International Solid State Circuits Conference，ISSCC）的一场专题演说中，台积电设计暨技术平台副总经理侯永清（Cliff Hou）表示，工程师需要能因应今日芯片设计复杂性的新工具；而他也指出，针对四个目前的主要市场，需要采用包括机器学习在内之新技术、新假设的个别工具。

“我们需要一种新的设计典范（paradigm）来克服芯片设计挑战；”侯永清指出：“我们是时候该推进设计典范，我们一直只涵盖设计领域的一小部份。”他表示，产业界在过去十年是由移动应用所驱动，围绕着智能手机SoC建立设计资料库：“现在我们了解，移动应用可以做为一个起点，但我们需要为汽车、高性能系统以及物联网（IoT）等设计考量大不相同的应用，最佳化电路设计。”

侯永清展示了台积电针对一系列手机与可穿戴式装置设计应用的四种不同SRAM设计，他也在专题演说中列出台积电已经看到某些进展的棘手挑战；举例来说，从40纳米到7纳米节点，金属层的电阻增加一倍，而台积电已经在导线下打造了复杂的通孔柱（via pillars）堆叠，但并不能完全减轻这个问题。

台积电还根据芯片是否需要更高的密度或速度，采用了两种金属；侯永清表示，那些选项：“需要设计变革以及EDA强化…EDA供应商们已经意识到这些问题，初步解决方案看来颇具前景。”此外，电源网路的建构也必须非常小心，以避免在电晶体密度增加时的单元利用率（cell utilization）下降；他描述了能让单元利用率在7纳米节点由大约74％回升到79％的进展。

“当你设计电源网路时，得考量它们对电路设计的影响，并为其最佳化布线，否则就无法获得所有制程微缩的优势；”侯永清还展示了能因应随着设计转移到更低电压供电水准而增加之延迟变异（delay variation）的新技术，他并呼吁催生精细度更高的新一代设计编译器，以最佳化特定领域与性能需求。

台积电利用机器学习在芯片设计绕线前预测线路拥挤，让速度增加了40MHz

最后他展示了两个将机器学习应用于芯片设计的案例，其中之一是在芯片布线之前，运用预测线路拥挤（congestion）的模型，将芯片速度提升40MHz。另一个案例则是能产生2万个时脉闸控单元（clock gating cell）的先进设计，因为规模太大，设计工程师会被迫采取全局约束（global constraint）；侯永清展示了一个机器学习模型，能预测单元中的延迟并设定其个别限制。