技术成本生态化反 FD-SOI工艺的春天来了

　　半导体与电子产业正努力适应工艺节点微缩至28纳米以下之后的闸成本(gatecost)上扬；如下图所示，在工艺微缩同时，每单位面积的逻辑闸或晶体管数量持续增加，其速率高于晶圆片成本增加的速率。在另一方面，当工艺特征尺寸缩减时，芯片系统性与参数性良率会降低，带来较高的闸成本。

　　在理想环境下，每单位面积良率(yieldperunitarea)会与特征尺寸的缩减一致，因而带来闸成本的下降；不过现实情况并非如此，因为越来越多的迭对(overlay)等等因素会影响良率。当工艺特征尺寸缩小，也会带来性能提升以及整体功耗的降低，但代价是更高的闸成本。

　　工艺节点转移至5纳米，需要采用深紫外光(EUV)微影技术；EU虽然可以减少多重图形(multiplepatterning)步骤以及迭对问题导致的良率损失，晶圆处理成本将会提升，因此导致闸成本跟着提高。半导体产业可以采用现有的技术蓝图尝试提高系统与参数良率，或者是评估其他的技术选项。

　　180纳米(0.18微米)晶圆代工市场的需求量仍然很高，而28纳米的12寸晶圆产量在接下来10~15年将超过150KWPM；因此，新一代的工艺技术选项可以拥有约20~30年的生命周期。

　　除了FinFET之外的技术选项是FD-SOI，对该技术功能的分析显示，其性能与功耗等同于甚至超越FinFET；虽然FinFET结构能为数字设计提供优势，但在高频以及模拟混合信号设计方面，FinFET架构却有成本与技术上的劣势。

　　相较于其他工艺技术选项，物联网(IoT)与Wi-Fi组合芯片等应用，能以FD-SOI达到最佳实现。下表是以16/14纳米FinFET与14纳米FD-SOI晶圆制造成本的比较；分析显示，14纳米FD-SOI晶圆成本比16/14纳米FinFET低了7.3%，最重要的原因是前者光罩步骤数较少，因此也缩短了晶圆厂生产FD-SOI晶圆的周期。