半导体巨头抢入16/14nm FinFET制程 EDA业者大举攻城掠地

　　EDA业者正大举在FinFET市场攻城掠地。随着台积电、联电和英特尔(Intel)等半导体制造大厂积极投入16/14奈米FinFET制程研发，EDA工具开发商也亦步亦趋，并争相发布相应解决方案，以协助IC设计商克服电晶体结构改变所带来的新挑战，卡位先进制程市场。

　　16/14奈米(nm)先进制程电子设计自动化(EDA)市场战火正式点燃。相较起28/20奈米制程，16/14奈米以下制程采用的鳍式场效电晶体(FinFET)结构不仅提升晶片设计困难度(图1)，更可能拖累产品出货时程，为协助客户能突破FinFET制程设计瓶颈，EDA厂商不约而同发布针对FinFET制程的最新解决方案，欲于新一波的晶片设计商机中迅速扩大市占。

与平面电晶体结构不同的FinFET制程，将带给IC设计商另一波挑战。

　　例如益华(Cadence)即针对28奈米以下制程及FinFET制程发布最新版Virtuoso布局(Layout)设计套件，该套件具备电子意识设计(Electrically Aware Design, EAD)功能，可以协助行动装置积体电路(IC)设计商缩短产品设计周期并提高客制IC效能。

　　新思科技(Synopsys)则是携手联电宣布两家公司的合作已获得初步成果；联电采用新思科技DesignWare逻辑库IP组合和Galaxy实作平台StarRC寄生参数提取工具，成功完成联电第一个14奈米FinFET制程验证工具设计定案。

　　益华客制IC与仿真(Simulation)产品管理资深团队总监Wilbur Luo(图2)表示，半导体制程由28奈米演进至16/14奈米FinFET制程的过程中，IC设计商会面临愈来愈严重的电致迁移(Electromigration, EM)问题以及布局依赖效应，加上先进制程设计规则多且复杂，将导致IC设计工程师在设计和验证数十亿电晶体的同时，也面临庞大的上市时程压力。

　　为协助客户顺利克服FinFET制程挑战，益华发表新Virtuoso设计套件，该套件可针对电致迁移问题，在工程师绘制布局时提出分析及警告，让工程师即时更正其设计；此外，Virtuoso设计套件亦具备在类比设计环境的仿真过程中撷取电流、电压资讯，并传送至布局环境的能力。

　　另一方面，Virtuoso设计套件可实现部分布局(Partial Layout)功能，亦即工程师可直接在布局设计过程中即时电子化分析、模拟、验证内部连结，以确保其布局架构正确(图2)。该设计功能让工程师减少其设计往返(Iteration)时间，以及避免其晶片过度设计(Over Design)，进而导致耗电高、影响晶片效能，及占位空间增加等问题。

在EDA设计工具的帮助下，工程师可在设计周期中提早发现问题并及时解决。

　　Luo指出，博通(Broadcom)已于28奈米制程实际使用Virtuoso布局套件，而其通讯晶片在提高效能表现与缩小尺寸之余，更受惠于Virtuoso部分布局功能，而较上一代晶片缩短30%的设计时程。他认为，未来IC设计商在FinFET制程世代将面临更严峻的挑战，而Virtuoso设计套件的角色也将更加吃重。

　　另一方面，台积电也宣布将扩大与益华在Virtuoso设计平台上的合作关系，以设计和验证其先进制程矽智财(IP)，同时，台积电亦将以SKILL为基础的制程设计套件(PDKs)扩大应用于16奈米制程，以实现Virtuoso设计平台的色彩意识布局(Color-aware Layout)、先进绕线(Advanced Routing)和自动对准(Auto-alignment)等功能。

　　事实上，不仅台积电在FinFET制程布局上煞费苦心，台湾另一家晶圆代工厂联电，亦已于6月底完成首款14奈米FinFET制程验证工具的设计定案，而新思科技正是协助其设计的重要功臣。