基于SystemC的系统级芯片设计方法研究

　　随着集成电路制造技术的迅速发展，SOC设计已经成为当今集成电路设计的发展方向。SO C设计的复杂性对集成电路设计的各个层次，特别是对系统级芯片设计层次，带来了新挑战，原有的HDL难以满足新的设计要求。

　　硬件设计领域有2种主要的设计语言：VHDL和Verilog HDL。而两种语言的标准不统一，导致软硬件设计工程师之间工作交流出现障碍，工作效率较低。因此，集成电路设计界一直在寻找一种能同时实现较高层次的软件和硬件描述的系统级设计语言。Synopsys公司与Coware公司针对各方对系统级设计语言的需求，合作开发了SystemC，他可以较好地实现软硬件的协同设计，是系统级芯片设计语言的发展趋势。

　　1. 传统的系统级设计方法

　　在传统设计方法中，设计的系统级往往使用UML,SDL,C,C＋＋等进行描述以实现各功能模块的算法，而在寄存器传输级使用硬件描述语言进行描述。最广泛使用的2种硬件描述语言是VHDL和Verilog HDL，传统的系统设计方法流程如图1所示。从图中不难看出，传统的设计方法会出现如下弊端：

　　首先，设计人员需要使用C/C++语言来建立系统级模型，并验证模型的正确性，在设计细化阶段，原始的C和C＋＋描述必须手工转换为使用VHDL或Verilog HDL。在这个转换过程中会花费大量的时间，并产生一些错误。

　　其次，当使用C语言描述的模块转换成HDL描述的模块之后，后者将会成为今后设计的焦点，而设计人员花费大量时间建立起来的C模型将再没有什么用处。

　　再次，需要使用多个测试平台。因为在系统级建立起来的针对C语言描述的模块测试平台无法直接转换成针对HDL语言描述的模块所需要的测试平台。