行业数据：集成电路封测技术及我国封测业发展趋势解读

　　本文介绍了全球集成电路封装测试业的发展历程、发展现状、行业竞争格局和技术发展趋势，并重点分析我国封装测试业的发展现状以及面临的机遇和挑战。研究结果表明，我国封装测试业整体呈稳步增长态势，本土集成电路市场内生增长前景广阔，内资企业与外资、合资企业的技术、规模差距不断缩小，我国封测业面临前所未有的发展机遇。但是国内封测业的发展也面临制造业涨薪潮、大批国际组装封装业向中国大陆转移、整机发展对元器件封装组装微小型化等要求等重大挑战。

　　1、前言

　　封装测试是集成电路产业链必不可少的环节。封装是指对通过测试的晶圆进行划片、装片、键合、封装、电镀、切筋成型等一系列加工工序而得到的具有一定功能的集成电路产品的过程。随着技术进步，由于圆片级(WLP)、倒装焊(FC)以及3维封装技术(3D)的出现，颠覆了通常意义上封装工艺流程。

　　封装是保护芯片免受物理、化学等环境因素造成的损伤，增强芯片的散热性能，以及将芯片的I/O端口联接到部件级(系统级)的印制电路板(PCB)、玻璃基板等，以实现电气连接，确保电路正常工作。测试主要是对芯片、电路以及老化后的电路产品的功能、性能测试等，外观检测也归属于其中。其目的是将有结构缺陷以及功能、性能不符合要求的产品筛选出来。目前，国内测试业务主要集中在封装企业中，通常统称为封装测试业(以下简称"封测业")。

　　图1集成电路产业链

　　2、集成电路封装产业技术现状

　　(1)集成电路封装技术的发展

　　在集成电路产业市场和技术的推动下，集成电路封装技术不断发展，大体经历以下三个技术阶段的发展过程：

　　第一阶段是1980年之前以为代表的通孔插装(THD)时代。这个阶段技术特点是插孔安装到PCB上，主要技术代表包括TO(三极管)和DIP(双列直插封装)，其优点是结实、可靠、散热好、功耗大，缺点是功能较少，封装密度及引脚数难以提高，难以满足高效自动化生产的要求。

　　第二阶段是1980年代开始的表面贴装(SMT)时代，该阶段技术的主要特点是引线代替针脚，由于引线为翼形或丁形，从两边或四边引出，较THD插装形式可大大提高引脚数和组装密度。最早出现的表面贴装类型以两边或四边引线封装为主，主要技术代表包括SOT(小外形晶体管)、SOP(小外形封装)、QFP(翼型四方扁平封装)等。采用该类技术封装后的电路产品轻、薄、小，提升了电路性能。性价比高，是当前市场的主流封装类型。

　　在电子产品趋小型化、多功能化需求驱动下，20世纪末期开始出现以焊球代替引线、按面积阵列形式分布的表面贴装技术。这种封装的I/O是以置球技术以及其它工艺把金属焊球(凸点)矩阵式的分布在基板底部，以实现芯片与PCB板等的外部连接。该阶段主要的封装形式包括球状栅格阵列封装(BGA)、芯片尺寸封装(CSP)、晶圆级芯片封装(WLP)、多芯片封装(MCP)等。BGA等技术的成功开发，解决了多功能、高集成度、高速低功耗、多引线集成电路电路芯片的封装问题。

　　第三阶段是21世纪初开始的高密度封装时代。随着电子产品进一步向小型化和多功能化发展，依靠减小特征尺寸来不断提高集成度的方式因为特征尺寸越来越小而逐渐接近极限，以3D堆叠、TSV(硅穿孔)为代表的三维封装技术成为继续延续摩尔定律的最佳选择。其中3D堆叠技术是把不同功能的芯片或结构，通过堆叠技术，使其在Z轴方向上形成立体集成和信号连通以及圆片级、芯片级、硅帽封装等封装和可靠性技术为目标的三维立体堆叠加工技术，用于微系统集成。TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往IC封装键合和使用凸点的叠加技术不同，三维封装技术能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能。为了在允许的成本范围内跟上摩尔定律的步伐，在主流器件设计和生产过程中采用三维互联技术将会成为必然。

　　目前，全球集成电路封装技术的主流正处在第二阶段，3D叠装、TSV等三维封装技术还处于研发中，仅少数业内领先企业如三星、长电科技等在某些特殊领域实现少量应用。现阶段，封装测试技术的应用范围及代表性产品如下表所示：

　　表1封装技术应用领域及代表性封装型式