基于FPGA的宽带数字接收机变带宽数字下变频器设计

 摘  要： 基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器（VB-DDC）。该VB-DDC结合传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽灵活配置。硬件调试结果验证了本设计的有效性。

　　变带宽数字下变频器（VB-DDC）可以对多种带宽的输入信号进行处理，因此在雷达、通信、电子侦察等领域有广泛应用。商用数字下变频器，如Intersil公司单通道DDC HSP50214B，虽然可以实现处理带宽可变，但是其最高输入数据采样率只有65 MHz[1]，而且由于其采用多级级联积分梳状滤波器(CIC)的传统下变频结构，处理带宽不超过1 MHz，不适合作为宽带数字接收机的数字下变频器。基于多相滤波结构的宽带DDC可以处理宽带信号，但是处理带宽一般固定，而且当需要处理信号的带宽很窄时，因为抽取因子变大，所需乘法器数目增多，因乘法器的工作频率降低，所以其资源利用率很低。

　　本文基于Altera公司的Stratix II EP2S60F672C4设计的VB-DDC，结合传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽进行灵活配置。当A/D输出中频信号采样率为100 MS/s时，本文设计的这种VB-DDC信号处理带宽可在40 MHz~8 kHz的范围内灵活配置，输出基带信号数据率可在50 MS/s~112 kS/s的范围内变化。

　　1 系统结构

　　本文设计的VB-DDC用于如图1所示的宽带数字接收机中频处理系统中，该系统硬件主要由1片FPGA(Altera公司Stratix II 系列的EP2S60F672C4)、AD公司的宽带A/D转换器AD*5(14 Bit，最高采样率达105 MS/s)[2]，以及TI公司的达芬奇系列数字信号处理器TMS320DM6437组成。

　　系统数据流程如图1所示，A/D采样的中频模拟信号输出至FPGA，FPGA中的VB-DDC将中频信号下变频至基带，再通过McBSP接口将基带信号传给DSP进行解调、功率谱估计等数字信号处理，最后DSP再将结果通过以太网送至上位机PC进行显示。同时，VB-DDC可通过McBSP接口接收上位机PC传来的配置参数，实现DD动态配置。

　　本文主要讨论该系统中的FPGA部分，其内部各模块框图如图2所示。

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　　2 窄带滤波器组模块

　　窄带滤波器组模块基于传统数字下变频结构，其内部框图如图3所示。为了实现滤波器组处理带宽可变，HB及FIR滤波器的滤波器系数均可变，并且CIC滤波器的抽取因子可以在2~32范围内灵活选择，FIR滤波器输出后也可选择直接输出至下级或者2倍抽取后输出至下级。这样窄带滤波器组总的抽取因子可在4~128范围内变化，即可根据信号处理带宽使输出数据率在25 MS/s~0.781 25 MS/s之间灵活改变，实现窄带VB-DDC的功能。

　　3 多相滤波结构的宽带滤波器

　　在本设计中，当信号带宽大于1 MHz时，由宽带滤波器处理。AD采样率100 MS/s时，设计宽带滤波器：通带0.5 MHz，阻带起始频率1.8 MHz，通带波纹0.1 dB，阻带抑制比为84 dB，调用MATLAB中函数firpm设计滤波器，计算所需的滤波器阶数为266。

　　为了实现266阶的FIR滤波器，采用基于多相滤波的乘法器时分复用结构。多相因子取38，抽取因子取7。

　　数据排序分组原理如图4所示，其中FIFO1~FIFO38的38个独立的存储器用38个深度为7、位宽为18的FIFO实现。FIFO的个数由多相因子决定，为了实现处理带宽可变，输出信号数据率可变，抽取因子可在1~7之间选择，FIFO的深度由抽取因子决定，可在1~7之间配置。由L1~L38输出的数据应乘以对应的滤波器系数，然后将这38个乘积累加，则可得到多相滤波的输出，如图5所示。

　　MATLAB产生266阶原型低通滤波器系数，通过参数配置模块在DDC开始工作前存入RAM中，在参数配置模块中有专门的RAM写操作控制逻辑。由于抽取因子可在1~7之间灵活配置，则滤波器总的阶数可在138~738，即38~266之间变化，所以RAM中预存的滤波器系数应根据滤波器实际阶数灵活配置，多余的RAM存储空间置零。[!--empirenews.page--]

　　4 时钟重配置模块

　　由于FPGA中的多个模块分别工作在不同的时钟频率，当DDC处理带宽变化时，系统输出数据率便发生变化，因而各模块的输入时钟频率也要发生变化。为了实现各模块输入时钟的动态配置，本设计使用了Altera的IP核 PLL的重配置功能(PLL Reconfiguration)，并且使用了Altera提供的专门用于PLL重配置的IP核(ALTPLL_RECONFIG)，这样大大降低了整个系统时钟设计的难度，提高了DDC的灵活性。

　　5 系统总体调试

　　将以上各个模块按照图2所示的关系组合在一起，构成FPGA顶层文件。本设计充分利用了EP2S60F672C4上丰富的乘法器资源，使设计的VB-DDC性能达到了最佳。

　　在SignalTap II中对整个VB-DDC系统进行调试的波形如图6所示。调试时，先在Altera提供的IP核 ROM中存入MATLAB仿真产生的14 bit LFM信号数据，信号带宽80 kHz，中频为32.4 MHz，以此模拟AD*5采样得到的数字中频信号。

　　将VB-DDC配置成8 kHz带宽的基于多相滤波的266阶滤波器并级联在64阶FIR滤波器之后，将多相滤波器硬件调试输出 I_out_F、Q_out_F导入MATLAB进行频域分析如图7所示，其与图8的MATLAB理论仿真结果对比，可得设计满足要求。

 

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　　将采样率100 MHz、带宽40 MHz的八音信号输入VB-DDC系统。VB-DDC配置成宽带多相滤波器滤波，将硬件调试输出I_out_F、Q_out_F导入MATLAB进行频域分析如图9所示，其与图10的MATLAB理论仿真结果对比，可得设计满足要求。

 

　　本文基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的VB-DDC。该VB-DDC可根据处理信号带宽要求，灵活选择下变频器结构为传统结构的窄带DDC或者基于多相滤波结构的宽带DDC，也可以联合使用两种结构。表1列出了本设计VB-DDC与Intersil公司、ADI公司的两种单通道DDC芯片产品的主要技术参数，其中HSP50214B为目前各种单通道DDC产品*能最强的型号。本设计的VB-DDC在最大数据输入率和最大处理带宽这两项最重要的性能指标上占有很大优势。本设计的VB-DDC已经应用于宽带数字接收机系统。