据报道，在北美技术研讨会上，台积电更新了其SoIC 3D芯片封装堆叠技术的路线图，明确了未来几年的技术发展方向。按照计划，台积电将把现有的6μm互连间距进一步缩小，预计到2029年可达到4.5μm。
SoIC（System on Integrated Chips）是台积电开发的3D IC封装技术，通过垂直堆叠多个芯片实现高性能和高密度集成。相比传统封装技术，SoIC利用混合键合技术实现芯片间的直接互连，大幅缩短信号路径，从而降低功耗与延迟，适用于高性能计算和AI芯片。
SoIC技术主要分为Face-to-Back（F2B，背对背）和Face-to-Face（F2F，面对面）两种堆叠方式。F2B堆叠因信号需穿过底部的硅通孔（TSV）和多层金属，存在延迟和功耗增加的问题，同时互连密度受限，信号密度仅为1500个/mm²。而F2F堆叠通过混合铜键合技术直接连接两块芯片的金属层，无需使用TSV，信号密度大幅提升至14000个/mm²，接近片内互连水平。
从互连间距来看，台积电在2023年实现了9μm的精细间距，足以支持AMD Instinct MI300系列产品，但第一代SoIC仅支持F2B设计。到2025年，台积电计划将互连间距缩短至6μm，并预计在2029年进一步缩小至4.5μm。
富士通的Monaka处理器成为该技术的首个重要应用案例。这款面向数据中心的CPU搭载144个Armv9核心，其计算模块采用台积电N2工艺制造，并通过F2F方式堆叠在N5工艺的SRAM芯片之上，展现了SoIC技术在高性能计算领域的潜力。
