Cadence推出64Gbps小芯片互连IP

据Cadence透露，该公司成功流片第三代通用小芯片互连技术（UCIe）IP解决方案，采用台积电先进的N3P工艺，实现了每通道64Gbps的业界领先速率。这一技术突破为AI、高性能计算（HPC）和数据中心架构提供了强大的芯片间互连支持，满足了日益复杂的计算需求。

Cadence UCIe IP解决方案完全符合UCIe规范，旨在应对3纳米及以下制程节点设计中的挑战，如优化功耗、性能和面积（PPA），同时满足高速、可靠的芯片间通信需求。该方案基于台积电N3P工艺，具备出色的能效表现，使客户能够在性能与能耗之间实现最佳平衡。

这一IP子系统支持每通道高达64Gbps的速率，为设计人员提供了超高带宽密度，开辟了可扩展的小芯片架构新可能。其灵活的协议支持（包括AXI、CXS.B、CHI-C2C、PCIe和CXL）使其能够快速集成到AI加速器、网络设备和数据中心系统中。此外，先进的纠错、通道裕量和诊断功能确保了其在异构多芯片环境中的稳定运行。

Cadence硅解决方案集团市场营销副总裁Arif Khan表示：“自2018年首次流片以来，Cadence始终处于芯片间互连技术的前沿。通过与台积电合作，我们推出第三代UCIe IP，为AI和高性能计算应用提供卓越的吞吐量和效率。”

该解决方案在标准封装中实现了3.6Tbps/mm的带宽密度，在先进封装中更是达到21.08Tbps/mm，优化了PPA指标，满足HPC和AI应用需求。自校准功能和简化的时钟方案进一步提升了系统初始化和运行的可靠性。