大日本印刷株式会社（DNP）近日宣布成功开发出一种电路线宽为10纳米的纳米压印（NIL）技术。该技术可应用于相当于1.4纳米等级的逻辑半导体电路图形化，主要面向智能手机、数据中心及NAND闪存等领域的先进逻辑芯片微型化需求。目前，该技术已进入客户评估阶段，预计2027年实现量产，并计划在2030财年将纳米压印业务营收提升至40亿日元。
据DNP介绍，终端设备性能的提升推动了对先进制程逻辑半导体的需求增长。尽管EUV光刻技术目前为主流，但其高昂的生产线建设成本、高能耗以及较大的环境负荷问题不容忽视。自2003年起，DNP持续研发NIL技术，通过将电路图形直接压印到基板材料上，为制造商在部分制程环节提供了降低能耗、优化成本的新方案。此次开发的10纳米线宽NIL技术，可在特定图形化环节替代EUV，为未引入EUV设备的厂商提供先进逻辑工艺选项，助力实现图形精度与成本、环境负荷之间的平衡。
在技术细节方面，DNP采用了自对准双重成像（SADP）技术，通过薄膜沉积和蚀刻使曝光图形密度翻倍，从而实现10纳米线宽的NIL技术。结合其在光罩制造领域的高精度图形化能力与晶圆制造制程技术，该技术在精度、稳定性及可量产性上均满足先进逻辑半导体的要求。据推测，使用纳米压印的超精细制程可将曝光环节的能耗降至当前主流制程的约十分之一。
在产业化推进方面，DNP已与多家半导体制造商展开沟通并启动评估。此外，DNP计划在2025年12月17日至19日举办的SEMICON Japan 2025展会上展示该技术，进一步加深与全球制造企业及设备厂商的交流，推动NIL技术在先进逻辑制程中的应用。未来，量产良率、生产节拍以及与现有制程的整合表现将成为市场关注的重点。
DNP的这一突破为先进制程图形化提供了“非EUV”选项。若量产顺利，该技术有望在一定程度上缓解EUV光刻机的供应压力。
