PLL设计注意事项----之电源设计

PLL(Phase Locked Loop)： 为锁相回路或锁相环,用来统一整合时脉讯号,使内存能正确的存取资料。PLL用于振荡器中的反馈技术。锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振(VCXO)的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。

PLL 主要应用在雷达通信、通信基站以及其他行业领域中。因此锁相环的信号质量尤为关键。这里也要说下PLL 的优缺点，PLL 的主要优点是信号噪声低，由于鉴相频率低，锁定频率变化小，因此具有良好的窄带跟踪滤波特性和抑制干扰能力,大量节省了滤波器。PLL 缺点主要为由于鉴相频率低，要扩大输出频率范围就必须增大鉴相频率和N值，这样频率间隔就增大，即频率步进大，分辨率低。因此要设计出一款高性能，低噪声的PLL，主要有几个关键因素决定：PLL 供电，VCO的精度还有参考时钟，这几个关键点。

这里我们主要谈的是PLL 的电源设计。在电源设计中，由于PLL和VCO 的功耗比较高，典型的ADI 的ADF4350，其电流约为500mA，因此如何选好电源芯片是关键.面对以上问题有2种解决办法，首先PLL 供电一般都是5V，VCO 的供电是不固定的，有的是12V有的是8V 有的是5V，因此这个我们在做电源设计的时候也需要做好滤波处理。

假设我们选择的电源是高电压，例如15V，那么我们首先要进行DCDC转换到5V，在这里选择DCDC 的时候要注意，选择开关频率要高，因为开关频率高了，在电源滤波过程中才好处理，在DCDC输出后一般都是进行π型滤波器进行电源滤波，这里关键的点要注意的就是。

假设PLL 是5V，那么我们DCDC输出的电压就必须要高于5V一点，一般在6-7V为宜，为什么呢?因为我们还要进行LDO 稳压，这里大家可能不明白为什么这样做，这样做的好处就是更好的隔离DCDC的噪声，当然没我们选择DCDC 和LDO 的时候，就需要选择低噪声的芯片，当我们得到5V电压后，我们可以用示波器测试其电源纹波，一般要在2-3mV，因为示波器的精度是在5mv以下都不够准确了，因为内部噪声就很严重。

即使我们的电源做到了5mv以下的纹波，也不会说我们的PLL 就没事了，因为频谱仪可以看到非常低的噪声，我用过的R&S-FSU最低是可以看到-130dbc的相位噪声，因此我们不能说从示波器上面看到电源很赶紧，就认为已经很不错了，就像比如0dBm不是没有功率一样。因此电源滤波一定要处理好。

电源处理好了，就没事了吗??错，还有一个是空间辐射，因为DCDC的频率可能经过空间辐射出来已经干扰到了PLL，你可以在频谱上看到这样的现象：

在频谱的两边有堆成的小包，而且一般都在近端，当然这个小包不一定是在DCDC 造成的，可能是鉴相泄漏，也可能是其他原因，我们怎么去判断呢?这个时候你可以用吸收材料改在电源上，或许就会改善，那么就说明你的信号已经被DCDC 污染了，这里就需要我们进行隔离，最好的隔离是腔体，腔体和电源之间进行穿心电容连接，这样对信号质量改善很有帮助。

对PLL电源处理好了，就没事了吗?也不是的，还有CPU， PLL信号质量在设计上不光与电源有关，还与我们的软件设计有关系，如果我们的软件一直在送数据，那么你就会发现频谱的低噪出现很多杂散，还有寄存器配置等等，这里我们不主要研究。在CPU 控制PLL 的时候，虽然我们PLL 电源很赶紧，但是CPU 电源噪声很大，控制线有没有做EMI 处理，那么噪声就跟着控制信号线，进入了PLL，造成了干扰，因此我们对CPU 也要做良好的电源处理，同时，在CPU于PLL之间，添加EMI滤波器，隔离数字带来的干扰。

综上，PLL的设计不仅仅是一个电路的设计，而是一个从器件选型，到结构设计，到电源设计，再到软件设计的一个综合的过程。这里面任何一个环节都可能导致PLL信号质量。