从单片SoC向异构芯片和小芯片封装的转变正在加速

从单片 SoC 向异构芯片和小芯片封装的转变正在加速，这引发了方法、协作和设计目标的广泛转变，工程师在从设计到制造的流程的每一步都能感受到这些转变。

几乎每个工程师现在都在研究或接触一些新的技术、流程或方法。他们正在与过去存在于另一个孤岛（有时是世界其他地方）的技能组合进行交互。当工程师试图解释 3D-IC、2.5D、系统级封装和各种类型的扇出之间的差异时，甚至词汇也在发生变化。

这些变化背后有几个关键驱动因素，当中包括：

1自引入 finFET 以来，每个新节点的成本一直在上升，并且随着 3nm 及以下工艺的环栅 FET 和高数值孔径 EUV 的引入，成本变得更加昂贵。这使得扩展整个 SoC 变得不经济，因为需要出售以收回 NRE 成本的单元数量要么必须足够高才能证明扩展的合理性，要么需要在更大的系统背景下考虑扩展的好处，例如作为超大规模数据中心中的处理器，其中设计和制造成本可能会因需要更少的服务器且功耗显着降低而被抵消。

2由于竞争原因，特定领域和用例需要更多不同的功能，但芯片已经比当前标线允许的尺寸更大。这意味着它们要么必须拼接在一起成为一个更大的 SoC，要么需要分解为一个或多个功能并集成到某种类型的高级封装方案中。

3较小芯片的良率通常较高，理论上可以降低多芯片/多小芯片设计的总体成本。但是，当封装中的一个或多个芯片/小芯片发生故障时，良率优势也可能会被最小化，这就是为什么人们如此关注制定集成和互连标准，以及用于设计和模拟这些越来越多的新的和更好的工具。复杂的系统，以及更好的处理、清洁和粘合/剥离工艺

Cadence定制 IC 和 PCB 部门产品管理部门总监 John Park表示，最先进芯片（包括数字和模拟/RF 内容）的设计成本可能高达 10 亿美元。“在数字方面，由于最大标线限制，你想要安装到 SoC 中的东西并不适合，”他说。“顺便说一句，即使它确实适合，也存在良率问题，这会推高成本。”

图 1：发展小芯片的“原因”。仅遵循摩尔定律不再是最佳的技术和经济道路。来源：Cadence

关于异构集成和高级封装的任何讨论的一个良好起点是商定的术语。异构集成一词最常见的用途可能是高带宽内存 （HBM） 与某种 GPU/NPU/CPU 或所有这些的某种组合的集成。

“我们过去常常将封装芯片封装在通过 DIMM 卡连接的 PCB 上，”Park 说道。“现在我们已经堆叠了 DRAM。我们将它放在处理器旁边的封装内。随着内存带宽的巨大提高，人们正在将晶圆堆叠在晶圆上。外形因素也在这里发挥作用。”

该外形尺寸可以决定使用什么类型的封装以及处理元件、存储器和 I/O 的放置位置。

“它可以堆叠，可以彼此相邻，芯片可以是任何材料，” Synopsys 的EDA 集团产品管理总监 Kenneth Larsen 说。“我们通常重点关注数字——先进的 CMOS——但在构建系统时我们也会考虑许多其他芯片。有中介层，有不同的集成方案，然后是技术协同优化。”

为了完全实现多芯片设计，芯片架构师和设计人员需要充分了解多个单独芯片/小芯片集成到更复杂的系统中后的行为方式。每个芯片包含不同的功能，有时在不同的工艺节点开发，并且通常包括不同类型的电路。因此，它们可能具有不同的阈值电压，产生其他芯片/小芯片可能容易受到影响的不同噪声，并且当它们被更高的逻辑利用率（例如 AI/ML）加热时，它们的行为可能会有所不同。

此外，它们可以使用从引线键合到混合键合的各种互连方案连接在一起，并且可能容易受到应力的影响，从而使封装和芯片变形并缩短其预期寿命。在某些情况下，这些应力可能会破坏粘合并导致先进封装出现故障。当基板比平面配置更薄时，这变得尤其成问题。

图 2：多芯片系统设计。

来源：新思科技

“一旦 ASIC 超过一定的规模，考虑将其分解，购买其中一些不再作为巨大 ASIC 的 IP 的构建块，并开始考虑将它们作为实际的小芯片购买，就会变得很有趣。可以共同封装在一起。”是德科技高速数字仿真技术产品经理 Stephen Slater 说道。

他进一步指出，有些公司已经在这方面取得了非常成功的成功。他们是推出人工智能和超大规模芯片的公司，例如 AMD 等。对于整个半导体生态系统来说，这意味着许多小型 IP 供应商现在开始考虑将具有特定接口（如 UCIe 或 Bunch of Wires）的芯片流片意味着什么。这将是向完全不同的生态系统的转变。突然间，这些不同的 IP 供应商可以在您关心的硅节点上提供他们的 IP，但现在他们还提供了一种产品，即可以与其他芯片集成的实际芯片。这就是我们所看到的发展方向，并且有很多新技术在发挥作用。人们开始引入硅中介层或玻璃基板之类的东西，以获得真正精细的间距，以高密度连接从一个小芯片到下一个小芯片。这就是许多 EDA 仿真工具发挥作用的地方。我们将如何应对这些新问题？”

答案越来越多地涉及技术、设计、封装和系统的协同设计和协同优化。之所以如此具有挑战性，是因为单片芯片的 ASIC 设计人员以前可能没有处理过所有步骤。

“在 DTCO 中，设计和优化在电路层面和技术层面同时进行，” Fraunhofer IIS自适应系统工程部设计方法负责人 Roland Jancke 说道。“现在它甚至扩展到系统，所以它是系统技术协同优化（STCO）。特别是在 3D 集成和基于小芯片的系统中，这种集成方法具有巨大的潜力。您将如何做到这一点 — 从晶体管本身开始设计，经过门单元、IP 块、ASIC、系统级封装，一直到将使用所有内容的应用程序，并将所有这些整合在一起在一个优化周期中。你需要不同的模型、不同的抽象级别，然后你需要将它们放在一起。”

这是芯片行业面临的下一个挑战，即如何集成这些不同的芯片/小芯片，并使整个系统像单片 SoC 一样或几乎一样工作。

“它们可以通过多种方式连接，最常见的是 2.5D 和 3D，其中 2.5D 被定义为通过芯片之间某种类型的中介层或基板连接的小芯片，它们通常通过某种 PHY 连接在一起”， Movellus工程副总裁 Saif Alam 说道。

但工具、流程和方法有太多选择，因此很难考虑所有这些因素。“尽管西门子和其他公司发起了一项举措，试图在所有这些不同的工具之间建立‘通用语言’，但在多芯片解决方案方面，两者都没有共同的标准，”Alam说。

即使确实存在通用线程，它们也可能因晶圆厂或标准组的不同而有所不同。这包括台积电的 3Dblox、三星的 3D CODE、开放计算项目的 CDXML 或大型芯片制造商的专有解决方案。因此，虽然这个想法是像乐高一样的通用即插即用，但业界距离实现这种功能还有很长的路要走。

例如，西门子 EDA嵌入式板系统部门产品经理 Keith Felton 表示，需要整个封装组件的单一数字孪生模型，以推动封装基板层次结构所有级别的系统级协同设计。“这个数字孪生模型还必须提供一个系统级网表，其中包含每个层次结构所需的互连。最合适的格式是 SystemVerilog。在进行任何级别的物理设计（例如 P&R）之前，需要构建和优化该数字孪生模型。否则，你最终会得到一个次优的整体实施。”

同样，Movellus 的 Alam 认为需要一个系统级网表，并代表整个设计。“然后，对于设计探索，我们需要一种能够根据用户定义的成本函数根据需要在小芯片之间移动逻辑的工具。用于验证、模拟、签核（计时、EMIR、物理验证）的工具需要有一个可以共享的数据模型或“语言”。”

历史上使用这些工具的人是系统级设计师。“现在，当我们采用多芯片时，每个人都是系统设计师，”Cadence 的 Park 说。“你不再只是一名 ASIC 设计师。每个人都需要成为一名系统设计师，他们需要了解此级别的小芯片到小芯片的电气合规性和信号完整性等内容，因为您已经将其分解，并且将其与 UCIe 或 BoW 或 AIB 重新连接。因此，您需要验证芯片与芯片之间的电气连接，并使用信号完整性技术，该技术对于 PCB 设计已有 50 年历史，但如果您来自单片芯片设计领域，则该技术较新。”

Synopsys 的 Larsen 解释说，与 DTCO 一样，STCO 是异构集成难题中日益重要的一部分。“看看系统是什么，我们有架构，我们有 3D 集成。我们拥有正在设计的系统的功能和工作负载、系统的物理和逻辑方面、以及如何通过整个系统提供电力。我们需要确保它适用于客户寻求的所有条件和市场。

当我们查看这样的系统时，这本质上是一个封装。但是我们如何将这个系统的所有这些部分互连在一起呢？设计技术和系统技术之间围绕系统各部分之间的互连性存在这种抽象，无论是当您在制造中构建这样的系统时，而且当您将产品带到现场时也要确保其可靠性。

我们使用 STCO 进行 3D-IC 和多芯片设计时，会采取系统视图，识别构成系统的所有约束，并尝试识别阻碍性能或面积减小的瓶颈。我们运行软件工作负载来尝试弄清楚这是否会提供 PPAC，这实际上是一个体积指标，因为它就是全部。这不仅仅是 PPAC。这是它的立方体。当我们同时考虑功率、热量和性能并同时考虑所有这些主题时，这意味着什么现在变得更加明显。这确实是事情变得复杂的地方。”

对于小芯片而言，挑战在于细节和数据交换，这也是迄今为止开发的大多数小芯片都是由大型芯片制造商内部开发的原因之一。作为起点，业界将小芯片商业化的努力将需要标准化的方法来连接这些小芯片。“业界围绕小芯片所做的努力更侧重于协议标准化，这正是业界引入 UCIe、线束 （BoW） 和高级互连总线 （AIB） 的地方，”是德科技高速芯片组的 Hee-Soo Lee 说道。“这就是我们认为小芯片不同的地方，不仅仅是从封装的角度来看——它与旧的 SiP 等相同。但业界正在努力让一切变得更加标准化。”

转向多芯片设计

高级封装中异构集成有如此多的选项，如何引导用户社区采用一种有凝聚力的方法？

Movellus 的 Alam 表示，造成这种情况的因素有很多。“业界需要共同努力定义芯片之间的通用接口，无论是 UCIe 还是其他标准。对于连接在一起的不同芯片，它们需要具有相同的数据间距，这需要预先规划和对齐。主要工具供应商需要协作并创建一种通用语言，以方便工具的互操作性。而且小芯片实施所需的先进封装的制造成本需要下降，因此这不仅仅由财力雄厚的大公司主导。”

西门子的Felton 表示，实现这一目标的一种方法是通过基于云的虚拟实验室，该实验室允许用户使用受控方法和预设练习来探索多芯片协同设计。“他们不需要我们的软件或许可证就可以做到这一点，而且是免费的，”他说。

但目前尚不清楚到底谁将使用这些寻路类型的工具。“几乎无论你走到哪里，情况都会有所不同，因为我们正在模糊 ASIC 设计师的工作和封装设计师的工作之间的界限，”Cadence 的 Park 说。

“一些公司认为现在他们已经转向基于小芯片的 3D-IC，这就是封装，封装设计者需要这样做。但也有其他公司说，‘不，那仍然是我的芯片。我刚刚进行了分类，所以这就是 IC 设计师的工作。用户之间没有共性。

在某些情况下，有一个非常强大的封装团队，其中很多都会传递给封装团队。如果封装团队可能不那么强大，他们会尝试在 ASIC 设计团队内完成。前端工具确实存在，因此 ASIC 设计背景或系统设计背景并不重要。您仍然需要通用工具来将所有内容整合在一起。”

流程和方法也是如此。Expedera营销副总裁 Paul Karazuba 表示：“有些客户非常热衷于‘我要自己做这件事，我需要你们的设计指南和套准图’”。“‘告诉我你的 IP 是什么样子的。把 RTL 寄给我，别打扰我。我要自己做这一切。其他人需要更多的设计帮助，我们可能会真正介入并帮助他们进行设计。他们很好奇我们如何与您假设的基础知识进行交互。进出其 IP 的信号是什么？我需要给你什么？你的时钟是多少？

这些都是您所期望的类型，但现实是 NPU 并不存在于芯片上的真空中。它们并不是与芯片其他部分完全独立的功能。它们与芯片上的其他部件高度集成，例如图像信号处理器模块。这两个系统越来越交织在一起，但它们通常被授权为两个不同的东西，通常来自两个不同的供应商。

简而言之，它以客户为基础。这是他们真正希望我们参与的程度。作为 IP 提供商，我们内部需要具备的技能与 10 年前有所不同。我们需要有懂芯片设计的人。”

避免“拥堵”

任何异构集成的关键目标之一是数据的平稳移动，这通常取决于一致性和吞吐量。

“在小芯片方面，我们要与两类人打交道，”Arteris 产品管理和战略营销高级总监 Guillaume Boillet表示。“有些人正在开发小芯片，因为他们希望获得成本和可扩展性，甚至投资组合管理的好处。在这些场景中，涉及到一个供应商。这是同一家公司。总是只有一位架构师能够俯瞰设计的各个方面。第二类是那些真正拥抱多芯片的人，因为他们相信生态系统的作用。但即使在那里，也主要是合作伙伴。并不是供应商彼此不认识。”

汽车行业是这些关系中的新参与者。“有些开发人员确实想做多芯片，因为突然之间，他们不必在他们不具备所有能力的情况下完成系统的所有部分，”Boillet 说。“即使在那里，大多数时候所有权也是集中的。总有一家公司处于领先地位，无论他们是在生产更高级别的小芯片，还是拥有汽车加速器或人工智能加速器。

在 RTL 或系统级别，与选择 SoC 相比，我没有看到太多不同的地方。在 SoC 设计之上，只需考虑几个方面，这些方面将限制小芯片之间的流量。显然，这一点需要考虑在内。还会有一致性方面。

结论

这里的一切对某些人来说都是新的。正如 Cadence 的 Park 指出的那样，“如果您是 ASIC 设计师，新的事物就是多个小芯片，因此您必须拥有一个前端规划工具。您必须了解要使用什么界面。你如何划分你的设计？现在它是多个芯片，为了验证您需要了解信号完整性，以便您可以在小芯片之间建立干净的连接。对于 ASIC 设计师来说，这是一个全新的世界。

封装设计师也是如此。他们现在需要了解 DRC 和 LVS 的正式签核，以及这对于使用硅等不同材料的重要性。过去，封装设计师使用层压板和少量陶瓷，现在他们使用硅，这需要了解金属填充、金属平衡和正式签核的限制。