英特尔台积电报告下一代 CFET 晶体管进展情况

CFET，互补场效应晶体管，是一种新型的三维结构晶体管工艺，是在GAAFET工艺基础上改进得到，可理解为将两个独立的、具有不同导电沟道的GAAFET（p型和n型）在垂直方向上进行三维叠加，从而突破二维晶体管的性能与尺寸限制。CFET可以应用在2nm及以下更先进的工艺制程芯片制造中。

根据《2022-2027年中国CFET（互补场效应晶体管）行业市场深度调研及发展前景预测报告》显示，随着芯片工艺制程不断缩小，CFET概念被提出，这是当前最新一代晶体管工艺。CFET是在GAAFET工艺的基础上发展而来。GAAFET有两种结构，分别是纳米线（Nanowire）结构、纳米片（Nanosheet）结构。CFET一般采用Nanosheet结构，将一个p型Nanosheet FET叠加在一个n型Nanosheet FET之上，形成三维晶体管，可以显著增强晶体管性能，并减小其尺寸。

CFET制造工艺包括单片（monolithic）与顺序（sequential）两种。单片CFET先生长底部通道，然后沉积中间牺牲层，最后生长顶部沟道；顺序CFET是从底部向上制造元件，利用晶圆键合技术，在顶部覆盖一层半导体层，对顶部元件进行集成，并连接顶栅和底栅。对比来看，两种产品各有优缺点，单片CFET整合流程复杂，但成本较低，顺序CFET整合流程相对简单，但晶圆转移难度高。

目前，CFET工艺仍在研究探索过程中，两种制造工艺哪一种更具发展价值尚未定论。虽然CFET适用于2nm及以下工艺制程芯片中，但从实际应用来看，2nm芯片仍可采用技术相对成熟GAAFET工艺，CFET在1nm芯片中更有应用价值。当前，半导体巨头台积电已经实现5nm芯片量产，3nm芯片计划2022年9月量产、2023年稳定量产，2nm芯片计划于2025年量产。

CFET目前产业发展状况如何？据欧洲电子新闻（eeNewsEurope）报道，英特尔和台积电将在即将召开的国际电子器件会议（IEDM）上公布他们在垂直堆叠互补场效应晶体管（CFET）方面取得的进展。CFET 很可能在未来十年的某个时候接替全栅极 (GAA) 晶体管（GAA 晶体管本身尚未占领市场）。

CFET 的概念最初是由 IMEC 研究所于 2018 年提出的，它涉及在 n 型和 p 型晶体管上相互分层。虽然早期的研究大多源自学术界，但英特尔和台积电等商业公司现已涉足这一领域，并正在积极探索这种下一代晶体管类型。

英特尔

英特尔的研究人员构建了一个单片 3D CFET，它将三个 n-FET 纳米带分层在三个 p-FET 纳米带之上，保持 30 纳米的垂直间隙。英特尔公司在题为 "60 纳米栅极间距的堆叠式 CMOS 逆变器演示（带电源通路和直接背面器件触点）"的演讲中将介绍利用 60 纳米栅极间距 CFET 的功能性逆变器测试电路。该设计还采用了垂直分层的双源漏外延和双金属栅极堆栈，并结合了公司的 PowerVia 背面功率传输技术。

台积电

台积电也不甘示弱，将讨论其专为逻辑技术量身定制的、具有 48 纳米栅极间距的 CFET 方法。该代工厂的设计强调在 p 型晶体管上分层放置 n 型纳米片晶体管，从而实现了跨越六个数量级的出色导通/关断电流比。

台积电的晶体管已经证明了其耐用性，据该公司称，90% 以上的晶体管成功通过了测试。该公司承认，要充分发挥 CFET 技术的能力，还需要吸收更多的功能，但目前正在进行的工作是实现这一目标的关键一步。

新一代晶体管

CFET 在晶体管设计中引入了一个显著的转变，即通过垂直堆叠，可以在一个晶体管的尺寸内安装两个晶体管，从而提高了芯片上晶体管的密度。这种设计不仅为提高空间效率铺平了道路，还促进了 CMOS 逻辑电路布局的精简，提高了设计效率。

此外，CFET 的固有结构可减少寄生效应，从而提高性能和能效。CFET 具有适应性强的设计能力，如平衡 NMOS 和 PMOS 沟道变化的能力，再加上背面功率传输等创新技术，进一步简化了制造流程，使 CFET 成为晶体管技术领域中一项前景广阔的发展。

英特尔和台积电的努力凸显了 CFET 技术对半导体行业未来的重要性。

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