clock gating 模块电路结构

文章来源于IC的世界，作者IC小鸽ICG（integrated latch clock gate）就是一个gating时钟的模块，通过使能信号能够关闭时钟。常用场景：低功耗状态下，关闭部分时钟源；无毛刺时钟动态切换等。如图所示为一款ICG电路结构图，输入时钟为CK，输出时钟为ECK，E为使能信号，E为0表示关闭时钟，ECK输出为0。结合波形图和电路结构图，可以看到：当CK为0时，ECK 恒定为0， q值为E：如果E为1，则q为1，如果E为0，则q为0。当CK为1时，ECK 恒定为q(n)，即对应的上一次CK为0时，锁存的E值。因此最终的效果就是，只要E配置成了0，那么ECK会在CK的下降沿跳变成0，随后只要E保持为0，那么ECK一直为0。当E从0跳变成1时，ECK会在CK的下一个上升沿跳变成1.NOTE: 建议先将E输入信号同步到CK时钟域，这样E的跳变会发生在CK上升沿附近，因此在CK处于低电平时，E已稳定，有足够的时间驱动q值，使q达到标准电压阈值，而不是介于0/1之间的电压，从而保证了ECK的驱动能力。报名提醒

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