【约谈】深圳多部门联合约谈滴滴出行与高德打车平台；规模20亿元，安徽省新一代信创产业基金签约；方正科技参设新公司

来源:集微网发布时间:2023-08-021296浏览

1、深圳多部门联合约谈滴滴出行与高德打车平台

2、规模20亿元，安徽省新一代信创产业基金签约

3、佰维超小尺寸 eMMC、ePOP、LPDDR 芯片为智能穿戴设备嵌入“存储的翅膀”

4、嘉合劲威——为智能电网监控系统提供可靠解决方案

5、方正科技参设新公司，注册资本1.1亿元经营范围含集成电路设计

6、国家自然科学基金委发布集成芯片前沿技术科学基础重大研究计划项目指南

1、深圳多部门联合约谈滴滴出行与高德打车平台集微网消息，深圳发布1日消息，近日，深圳市交通运输局联合深圳市公安局、深圳市市场监督管理局对滴滴出行、高德打车两家头部平台进行警示约谈。约谈会上，3家主管部门指出两家平台均存在涉嫌扰乱公平竞争市场秩序，影响行业安全稳定的投诉与舆情。约谈要求，滴滴出行应立即清退被通报的3517辆不合规车辆，高德打车聚合平台要督促其合作平台立即清退被通报的40辆不合规车辆，强化资质审核；不得利用资本低价倾销，扰乱正常市场秩序；滴滴出行、高德打车平台要发挥行业龙头企业作用，主动担当社会责任，带头维护好各方合法权益，采取有效措施维护行业安全稳定发展。据悉，滴滴出行、高德打车两家平台公司总部相关负责人表示，将按照约谈要求，积极进行整改，及时化解矛盾问题，切实保障司机合法权益，维护市场公平竞争秩序。2、规模20亿元，安徽省新一代信创产业基金签约

集微网消息，7月26日，安徽省新兴产业发展基金子基金安徽省新一代信创产业基金签约仪式在蚌埠举行。安徽省新一代信创产业基金规模20亿元，由省新兴产业发展基金、蚌埠市、广发信德共同发起。基金将聚焦于安徽省集成电路、新型显示、智能终端、工业互联网、5G/6G、空天信息、云计算和大数据、软件和信息技术服务、量子科技等领域开展投资布局，助力安徽省新一代信息技术产业发展。安徽省铁路发展基金消息显示，安徽省新兴产业发展基金由省国资委发起，省投资集团牵头组建，铁路基金公司负责管理运营。母基金规模100亿元，拟带动社会资本不低于200亿元，形成不低于300亿元的母子基金规模，重点投向安徽省十大新兴产业。《安徽省国民经济和社会发展第十四个五年规划和2035年远景目标纲要》中提出，开展十大新兴产业高质量发展行动，实施战略性新兴产业集群建设工程，持续提升战略性新兴产业对全省产业发展的贡献度。大力发展新一代信息技术、人工智能、新材料、节能环保、新能源汽车和智能网联汽车、高端装备制造、智能家电、生命健康、绿色食品、数字创意十大新兴产业。3、佰维超小尺寸 eMMC、ePOP、LPDDR 芯片为智能穿戴设备嵌入“存储的翅膀”据 Market.Us预测，全球可穿戴技术市场预计到2032年将达到2310亿美元，2023年至2032年的复合年增长率（CAGR）为14.60%。智能穿戴设备正在成为电子消费行业新的增长点。消费者对于智能穿戴设备的要求与期待与日俱升，他们尤为关注设备的智能表现、存储容量与性能、稳定性及其续航能力。佰维存储切实从客户产品的整体效果出发，结合对消费市场用户行为的分析，洞察智能穿戴设备未来发展趋势，充分发挥研发封测一体化的核心技术能力，以高性能的存储技术和产品强势赋能智能穿戴设备，为智能穿戴插上”存储的翅膀“，大幅提升智能穿戴产品在消费市场的竞争力。

01智能穿戴加速升级，应用形态“百花齐放”

从产品形态来看，智能穿戴设备主要有智能手表、智能手环、VR头显、AR眼镜等大众耳熟能详的产品。从功能上来看，覆盖了健康监测、交互娱乐、实景导航、辅助运动数据记录、以及联动PC端与手机实现数据处理、应用协同等功能。未来，智能穿戴设备还将延伸至专业交通、医疗等重大领域，成为与人类日常生活息息相关的科技产品。

智能穿戴设备日益显著的重要性和迭代性，不断拓宽的应用边界与逐渐广泛的受众人群，使得产品未来的升级方向将趋向于高性能、小体积、低功耗，而这就对内置的嵌入式存储设计提出了更高的要求，存储性能在数据的存储、数据的读写以及数据的指挥调度等方面扮演着重要的角色，流畅连贯的智能穿戴设备离不开性能强劲、尺寸小巧、功耗优化、可靠性极佳的存储产品赋能。02 智能穿戴与存储风向：深度融合智储未来

趋势一：小体积、低功耗、高可靠性
智能穿戴设备便携性和舒适性的天然需求推动其不断走向小型化和集成化。然而，设备内集成的主控芯片、各类传感器、存储器、电池、电源管理系统等多个元器件尺寸和封装方式对整体体积产生影响，成为小体积的挑战。同时，设备内集成海量元器件，功耗和热量失控可能导致元器件损坏和设备宕机，给用户带来财产损失风险，甚至用户烫伤的危险。而日常使用中的开关机、唤醒、磕碰和长时间工作等，也可能引发掉电、蓝屏、冷启动等问题，增加设备宕机和数据丢失的风险，要求高可靠性的嵌入式存储产品来保障设备的安全可靠运行。为满足智能穿戴设备的小体积需求，佰维存储借助领先的存储器设计与封装测试能力，为智能穿戴设备提供超小尺寸的 eMMC (7.5mm * 8.0mm * 0.6mm)和 ePOP (8mm * 9.5mm * 0.8mm)产品。这些超小尺寸的存储产品方案在满足小型化设计需求的同时，为其他元器件留出空间，优化电路设计和内部结构，为产品续航优化提供余地。为解决低功耗以及可靠性问题，我们针对存储器固件以及用户使用场景模型进行优化，使其在多线程、高负载、长时间工作的场景下，有效减少设备发热，防止宕机风险；在运行中确保数据完整性，保障设备稳定运行，避免数据丢失。趋势二：大容量、强性能应用程序的爆发式增长，使得数据量与日俱增，将会催生消费者对于大容量存储智能穿戴设备的强烈需求，智能穿戴设备需要强大的数据存储和运算能力来支持工作。存储器承担着“数据基建”的角色，一方面为智能穿戴设备提供数据仓库来储备庞大的数据体系，另一方面存储器需积极配合CPU芯片发出的指令，以更快的数据管理能力来快速读写、调度及分配数据，从而响应设备的多任务、多线程处理能力。佰维存储专用于智能穿戴的存储产品整合了高性能主控和NAND FLASH芯片，适配高端CPU，配合介质研究、核心固件算法优化设计及先进封装工艺，将智能穿戴存储芯片的应用性能和容量推向了新的高峰：以佰维基于LPDDR4X 144球的ePOP为例，该产品采用eMMC5.1与LPDDR4X合封的形式，其顺序读写速度分别高达310MB/s、240MB/s，频率高达4266Mbps，容量组合最高至32GB+16Gb(未来将推出容量64GB+16Gb)，是佰维面向高端智能手表推出的新一代旗舰存储解决方案。佰维智能穿戴存储解决方案的大容量、强性能特性可保证数据的快速读写速度、容纳海量的数据资料，防止数据出现缺失、错乱的情况，迅速灵敏地反馈和执行用户的操作任务，为智能设备的高效运作保驾护航。趋势三：形态趋同化、体验差异化，软硬件与系统整合力构筑强势产品力未来，智能穿戴设备将衍生出崭新的品类和形态来覆盖大众生活，满足我们对于“全面智能化”的想象。日新月异的产品品类与场景功能，对产品的存储性能与特定应用的适配性都提出了更高的要求等。相较于通用型的手机存储芯片而言，智能穿戴存储在通用型存储解决方案的基础上对于厂商的快速响应和客制化能力也相应的提出了更高的要求。在实际的合作案例中，佰维协同终端客户一起，展开了SOC平台、存储、系统、应用等多方联动的调校支持与赋能，洞悉用户使用场景并不断优化，致力于让终端设备体验更流畅和丝滑，打造终端产品的强势竞争力。公司的ePOP等智能穿戴存储产品已进入全球TOP级客户的供应链体系，并占据优势份额。03 佰维eMMC、ePOP、LPDDR存储助力智能穿戴高能进阶针对智能穿戴设备现存的痛点和发展趋势，佰维存储潜心布局相关的技术与产品矩阵，凭借存储介质特性研究、设计仿真、自研固件算法、多芯片异构集成封装工艺及自研芯片测试设备与测试算法等核心技术优势，打造出超小尺寸eMMC、ePOP系列、LPDDR系列等高性能、小体积、高可靠性的产品及解决方案，为客户提供强有力的存储技术支持。佰维 eMMC

存储容量：4GB/8GB/16GB/32GB/64GB/128GB/256 GB；最大顺序读取速度：320MB/s；最大顺序写入速度：260MB/s；工作温度：-40℃~85℃/-20℃~85℃封装形式：FBGA153/FBGA169佰维 ePOP

存储容量：4GB+512MB/4GB+1GB/8GB+512MB/8GB+1GB/16GB+1GB/32GB+1GB/16GB+2GB/32GB+2GB/64GB+2GB最大顺序读取速度：320MB/s；最大顺序写入速度：260MB/s；工作温度：-20℃~85℃封装形式：FBGA136/FBGA168/FBGA320 /FBGA144佰维 LPDDR

存储容量：2Gb~64Gb；频率：1,600MHz/3200MHz/6400MHz；工作温度：-20℃~85℃封装形式：FBGA168/ FBGA178/ FBGA200随着智能穿戴技术的不断发展与升级，作为智能穿戴设备的“数字基建”，存储解决方案将对智能穿戴产品整体的设计、稳定性、安全性等方面发挥着举足轻重的作用。围绕研发封测一体化的经营模式，佰维存储始终以市场需求为导向，不断探索智能穿戴领域的存储技术创新与产品升级，从性能、功耗、稳定性等多个维度精进技术研发，打造更优、更强的存储技术产品，为客户和市场提供多样化、定制化的智能穿戴存储产品和解决方案，助力智能穿戴市场迈向高质量发展。4、嘉合劲威——为智能电网监控系统提供可靠解决方案随着我国经济的快速发展和各大重点工程项目的实施落地，电力需求量急剧增加，行业对整个用电环境的可靠性及安全性等提出了更高要求，对于可靠的工业存储方案的需求也越来越迫切。嘉合劲威（POWEV）旗下品牌神可（SINKER）致力于满足智能电网用户的需求，构建可靠的工业存储方案，以确保电力系统的安全和稳定运行。通过先进的技术和设备，提供高效的数据存储和管理解决方案，以满足智能电网对大数据处理和实时监测的需求。

智能电网监控系统是指利用先进的信息和通信技术，对电力系统进行实时监测、管理和控制的系统。它通过采集、传输和分析电力系统的各种数据，提供对电网状态、电力负荷、电力质量等关键指标的实时监测和分析，以及对电力系统的故障诊断和预警功能。主要功能包括：实时监测和数据采集、数据传输和通信、数据分析和处理、故障诊断和预警。智能电网监控系统的应用可以提高电力系统的运行效率、可靠性和安全性，实现对电力系统的智能化管理和控制。它对于电力行业的发展和电力供应的可持续性具有重要意义。

智能电网监控系统需要处理大量的数据，包括实时监测数据、历史数据和分析数据。因此，存储方案需要具备足够的容量来存储这些数据；同时需要实时处理和分析数据，因此存储方案需要具备高性能，以确保数据的快速读写和处理能力；智能电网监控系统处理的数据具有重要性，因此存储方案需要提供数据的安全性保障，包括数据的备份、冗余和加密等功能。

智能电网监控系统作为保障用电系统安全稳定运行的重要方法，神可（SINKER）通过提供可靠的工业存储方案，满足智能电网用户的需求，致力于推动电力市场的启动和资产的高效运行，为智能电网的发展和应用做出贡献。神可（SINKER)应用于智能电网监控设备的工业级固态硬盘，具有高稳定、高写入、低延迟等特性，引入高效的备份恢复技术，支持LDPC ECC错误检查与纠错技术。在实际电力应用管理上，有可能会遇到供电电压不稳，神可（SINKER)使用宽电压设计和过载保护；面对不稳定电力环境，神可（SINKER)SSD存储技术让系统在突然断掉电或是电源不稳定的情况下，数据依然受到完善的保护而不遗失，确保应用在智能电网监控设备上的固态硬盘可靠运行。在电力环境下，固态硬盘可能会受到诸如潮湿、污染、腐蚀等外在因素侵入，神可（SINKER)采用防尘防潮防霉的设计技术；还可能遇到高低温变化、物理冲击振动、复杂电磁环境等严苛的环境，神可（SINKER)采用宽温、高耐磨连接器、抗冲击和抗振动的加固技术，确保产品可以有效抵御严峻的外部环境；神可（SINKER)工业级固态硬盘具有数据恢复能力，确保存储单元的安全可靠性。据此，神可（SINKER)针对智能电网用户需求，注重应用在电力行业的固态硬盘研发。根据智能电网监控设备的要求和特点，神可（SINKER)严格按照工业级标准打造固态硬盘，所提供的工业级存储解决方案具有抗震、防尘、抗高温、耐低温、电磁兼容性良好，环境适应性强等优势，满足电力监测控制设备的高速存储数据、快速响应与处理等多方面的性能与功能要求，确保固态硬盘在智能电网监控设备运行工况正常，具有极大的市场竞争优势。未来，神可（SINKER)将继续致力于工业级固态硬盘技术的创新与发展，为电力行业的繁荣和进步贡献更多力量。5、方正科技参设新公司，注册资本1.1亿元经营范围含集成电路设计集微网消息，近日，方正科技在北京新设子公司，经营范围涵盖集成电路设计。天眼查消息显示，7月28日，北京方科智造科技有限公司（简称“方科智造”）注册成立，注册资本1.1亿元，法定代表人王喆，其股东为方正科技集团股份有限公司（持股比例88.69%），上海北大方正科技电脑系统有限公司为大股东（持股比例11.31%）。

（来源：天眼查）据悉，方科智造经营范围包括集成电路设计；技术服务、技术开发、技术咨询、技术交流、技术转让、技术推广；计算机软硬件及外围设备制造等。6、国家自然科学基金委发布集成芯片前沿技术科学基础重大研究计划项目指南

集微网消息，7月31日，国家自然科学基金委员会发布集成芯片前沿技术科学基础重大研究计划2023年度项目指南。“集成芯片前沿技术科学基础”重大研究计划面向国家高性能集成电路的重大战略需求，聚焦集成芯片的重大基础问题，通过对集成芯片的数学基础、信息科学关键技术和工艺集成物理理论等领域的攻关，促进我国芯片研究水平的提高，为发展芯片性能提升的新路径提供基础理论和技术支撑。以下为该指南具体内容：一、科学目标本重大研究计划面向集成芯片前沿技术，聚焦在芯粒集成度（数量和种类）大幅提升带来的全新问题，拟通过集成电路科学与工程、计算机科学、数学、物理、化学和材料等学科深度交叉与融合，探索集成芯片分解、组合和集成的新原理，并从中发展出一条基于自主集成电路工艺提升芯片性能1-2个数量级的新技术路径，培养一支有国际影响力的研究队伍，提升我国在芯片领域的自主创新能力。二、核心科学问题本重大研究计划针对集成芯片在芯粒数量、种类大幅提升后的分解、组合和集成难题，围绕以下三个核心科学问题展开研究：（一）芯粒的数学描述和组合优化理论。探寻集成芯片和芯粒的抽象数学描述方法，构建复杂功能的集成芯片到芯粒的映射、仿真及优化理论。（二）大规模芯粒并行架构和设计自动化。探索芯粒集成度大幅提升后的集成芯片设计方法学，研究多芯互连体系结构和电路、布局布线方法等，支撑百芯粒/万核级规模集成芯片的设计。（三）芯粒尺度的多物理场耦合机制与界面理论。明晰三维结构下集成芯片中电-热-力多物理场的相互耦合机制，构建芯粒尺度的多物理场、多界面耦合的快速、精确的仿真计算方法，支撑3D集成芯片的设计和制造。三、2023年度资助的研究方向（一）培育项目。基于上述科学问题，以总体科学目标为牵引，2023年度拟围绕以下研究方向优先资助探索性强、具有原创性思路、提出新技术路径的申请项目：1.芯粒分解组合与可复用设计方法。研究集成芯片和芯粒的形式化描述，分解-组合理论及建模方法，研究计算/存储/互连/功率/传感/射频等芯粒的可复用设计方法。2.多芯粒并行处理与互连架构。研究面向2.5D/3D集成的高算力、可扩展架构，计算/存储/通信等芯粒间的互连网络及容错机制，多芯异构的编译工具链等。3.集成芯片多场仿真与EDA。研究面向芯粒尺度的电-热-力耦合多物理场计算方法与快速仿真工具，面向集成芯片的综合/布局/布线自动化设计工具，集成芯片的可测性设计等。4.集成芯片电路设计技术。研究面向2.5D/3D集成的高速、高能效串行/并行、射频、硅光接口电路，大功率集成芯片的电源管理电路与系统等。5.集成芯片2.5D/3D工艺技术。研究大尺寸硅基板（Interposer）的制造技术，高密度、高可靠的2.5D/3D集成工艺、材料等，万瓦级芯片的散热方法，光电集成封装工艺等。（二）重点支持项目。基于本重大研究计划的核心科学问题，以总体科学目标为牵引，2023年拟优先资助前期研究成果积累较好、交叉性强、对总体科学目标有较大贡献的申请项目：1.高性能集成芯片容错互连架构。研究大规模2.5D/3D集成芯片的容错互连架构，探索多芯粒集成下可重构互连拓扑和容错路由机制。互连架构支持百芯粒/万核级规模下多种互连拓扑动态重构，容错机制能容忍核故障、芯粒故障、芯粒间互连故障等类型。实现互连架构模拟器并开源。2.芯粒形式化描述与仿真器。研究不同功能芯粒的分解组合的形式化描述和语言，并构建基于上述描述的万核级集成芯片仿真器，可准确模拟计算、存储、IO、通信、有源硅基板（Interposer）等不少于20种芯粒行为，支持10种以上端/边/云应用场景的性能评估。实现形式化描述语言仿真器并开源。3.支持芯粒间缓存一致性的访存机制。研究同构/异构多芯粒系统的缓存一致性机制，探索集成芯片的多级缓存架构、可扩展的存储管理机制以及基于片上网络的访存优化策略。构建芯粒间的缓存一致性访存行为级模型，支持256核以上规模的CC-NUMA架构，典型延迟低于100ns，并开源功能验证模拟器。4.面向万瓦级集成芯片的供电架构与电路。研究高功率密度集成供电架构和电路，探索面向万瓦级集成芯片的多级、低损耗供电架构。基于先进封装技术，实现整体峰值效率大于85%，末级DC-DC芯片电流密度大于1.5A/mm2的高效率、大功率供电电路。5.硅基光互连接口电路。研究硅基光互连接口，探索高带宽硅光器件、CMOS工艺兼容的收发机电路、异质集成封装技术，实现单路100Gbps以上速率、带宽密度不低于100Gbps/mm2、能效优于4pJ/bit的光互连接口芯片。6.高能效的芯粒互连并行接口电路。研究面向2.5D集成芯粒间互连的高能效、高密度并行互连接口电路。探索多速率、多协议兼容的收发机电路架构；宽调谐范围的时钟生成与恢复电路；低功耗均衡技术；兼容NRZ/PAM调制模式的互连接口。实现单线最高速率>32Gb/s，最佳能效≤0.7pJ/bit，误码率≤1E-12的互连并行接口电路。7.大规模芯粒互连的布局布线算法。研究大规模芯粒互连的快速自动化布局布线算法，探索基于机器学习的信号完整性分析方法，信号完整性驱动的芯粒布局与互连布线算法，带约束条件的单/多目标的最优化布局布线算法，实现支持百芯粒/十万互连线级规模、满足单线速率大于16Gbps的信号完整性要求集成芯片布局布线EDA工具并开源。8. 2.5D集成互连线的高效电磁场计算方法。研究集成芯片分层、高密度、宽频带互连线的高效电磁场建模方法，探索基于数值路径变换算法的分层格林函数快速计算方法，网格剖分的自动化与加速计算技术，实现对5层以上金属互连线工艺、边缘布线密度不小于300 IO/mm、频率范围覆盖0-16GHz的互连线签核（Sign-off）级精度快速电磁场仿真器并开源。9.超高密度键合的基础理论和界面跨尺度力学模型。研究堆叠界面的超高密度直接键合的基础理论，探索多场耦合下界面的应力应变本构关系，建立芯粒-晶圆键合界面的跨尺度力学模型。实现导电接口阵列对准连通≥4×104个/mm2，支撑在180℃低温退火工艺下实现机械强度大于1.5 J/m2的高可靠性键合。实现高密度键合力学仿真工具并开源。10.大尺寸硅基板（Interposer）工艺的翘曲模型与应力优化。研究大尺寸硅基板制造技术，构建晶圆级翘曲模型及应力优化方法，探索高深宽比的TSV、高密度的深沟槽电容等制造工艺的应力效应机制，实现≥2400 mm2的大尺寸硅基板，并示范深沟槽、硅通孔等工艺流程后的12英寸晶圆翘曲值均不超过200μm。实现翘曲模型仿真工具并开源。四、项目遴选的基本原则（一）紧密围绕核心科学问题，注重需求及应用背景约束，鼓励原创性、基础性和交叉性的前沿探索。（二）优先资助能够解决集成芯片领域关键技术难题，并具有应用前景的研究项目，要求项目成果在该重大研究计划框架内开源。（三）重点支持项目应具有良好的研究基础和前期积累，对总体科学目标有直接贡献与支撑。五、2023年度资助计划拟资助培育项目10-20项，直接费用的平均资助强度约为80万元/项，资助期限为3年，培育项目申请书中研究期限应填写“2024年1月1日-2026年12月31日”；拟资助重点支持项目7-10项，直接费用的平均资助强度约为300万元/项，资助期限为4年，重点支持项目申请书中研究期限应填写“2024年1月1日-2027年12月31日”。六、申请要求及注意事项（一）申请条件。本重大研究计划项目申请人应当具备以下条件：

具有承担基础研究课题的经历；
具有高级专业技术职务（职称）。

在站博士后研究人员、正在攻读研究生学位以及无工作单位或者所在单位不是依托单位的人员不得作为申请人进行申请。（二）限项申请规定。执行《2023年度国家自然科学基金项目指南》“申请规定”中限项申请规定的相关要求。（三）申请注意事项。申请人和依托单位应当认真阅读并执行本项目指南、《2023年度国家自然科学基金项目指南》和《关于2023年度国家自然科学基金项目申请与结题等有关事项的通告》中相关要求。1.本重大研究计划项目实行无纸化申请。申请书提交日期为2023年9月1日－2023年9月7日16时。（1）申请人应当按照科学基金网络信息系统中重大研究计划项目的填报说明与撰写提纲要求在线填写和提交电子申请书及附件材料。（2）本重大研究计划旨在紧密围绕核心科学问题，对多学科相关研究进行战略性的方向引导和优势整合，成为一个项目集群。申请人应根据本重大研究计划拟解决的具体科学问题和项目指南公布的拟资助研究方向，自行拟定项目名称、科学目标、研究内容、技术路线和相应的研究经费等。（3）申请书中的资助类别选择“重大研究计划”，亚类说明选择“培育项目”或“重点支持项目”，附注说明选择“集成芯片前沿技术科学基础”，受理代码选择T02，并根据申请项目的具体研究内容选择不超过5个申请代码。培育项目和重点支持项目的合作研究单位均不得超过2个。（4）申请人在申请书“立项依据与研究内容”部分，应当首先说明申请符合本项目指南中的具体资助研究方向(写明指南中的研究方向序号和相应内容)，以及对解决本重大研究计划核心科学问题、实现本重大研究计划科学目标的贡献。如果申请人已经承担与本重大研究计划相关的其他科技计划项目，应当在申请书正文的“研究基础与工作条件”部分论述申请项目与其他相关项目的区别与联系。2.依托单位应当按照要求完成依托单位承诺、组织申请以及审核申请材料等工作。在2023年9月7日16时前通过信息系统逐项确认提交本单位电子申请书及附件材料，并于9月8日16时前在线提交本单位项目申请清单。3.其他注意事项。（1）为实现重大研究计划总体科学目标和多学科集成，获得资助的项目负责人应当承诺遵守相关数据和资料管理与共享的规定，项目执行过程中应关注与本重大研究计划其他项目之间的相互支撑关系。（2）为加强项目的学术交流，促进项目群的形成和多学科交叉与集成，本重大研究计划将每年举办1次资助项目的年度学术交流会，并将不定期地组织相关领域的学术研讨会。获资助项目负责人有义务参加本重大研究计划指导专家组和管理工作组所组织的上述学术交流活动。