从铜到钌、从上部到底部，芯片内互连新发展

随着不断迫近摩尔定律的极限，元件的连接越发复杂。

“大约20到25年来，铜一直是互连的首选金属。然而，我们正在接近铜缩放尺度放慢的临界点。”IBM的高级互连缩放尺度首席工程师克里斯•彭尼（Chris Penny）在2022年12月的IEEE国际电子器件大会（IEDM）上说，“这为替代导体提供了机会。”

钌是一种领先的候选者，因为，作为横截面最小的互连，它可以提供比铜更好的导电性。但将一种金属换成另一种金属并不简单，这些新的互连需要不同的形状和更高的密度，还需要更好的绝缘，以免信号削弱电容带走所有优势；甚至是互连的走向也会发生变化。

用于构建铜互连的旧规则不适用于钌。铜互连使用的是所谓镶嵌工艺。首先，芯片制造商使用光刻技术将互连的形状刻蚀到晶体管上方的绝缘层中。然后，沉积一个衬垫和一种防潮材料，防止铜原子漂移到芯片的其他部分，避免损毁整个芯片。然后，用电镀到晶圆上的铜填充沟槽。实际上，可能会填充太满，因此必须擦去多余的铜。

彭尼说，所有额外的材料，包括衬垫和防潮材料，占据了高达50%的互连体积。因此如果导电部分变窄，电阻会增加。不过，IBM和三星的研究人员已经找到了一种方法，构建紧密间隔、低电阻钌互连，这种互连不需要衬垫或防潮材料。这种工艺被称为间隔辅助双重光刻（SALELE），顾名思义，它依赖于极紫外的双重光刻。它不是填充电介质中的沟槽，而是在金属层上刻蚀出钌互连，然后用电介质填充缝隙。

研究人员采用高而薄的水平互连实现了最佳电阻。不过，由此增加了太多的电容。幸运的是，由于SALELE在水平互连的顶部而非下面构建过孔垂直互连，因此细长的钌线缝隙空间很容易被空气填充，而空气是最好的绝缘体。对于这些又高又窄的互连而言，“增加气隙的潜在益处是巨大的……可以减少30%的线路电容。”彭尼说。

SALELE工艺“为实现1纳米及以下的工艺提供了路线图”，他说。

英特尔计划最早于2024年将电源互连从硅表面转移到硅底面，从下面接入晶体管。这种背面电源输入有两个主要优点。首先，它让电流通过更宽、电阻更小的互连，可减少功率损耗。此外，它在晶体管上方为传送信号互连腾出了空间，这意味着逻辑单元可以更小。（详情请参阅《来自下方的电源》）。

在2022年的IEEE国际电子器件大会上，微电子研究中心（Imec）的研究人员宣布了一些方法，可以将电源网络的端点更靠近晶体管，而且不会破坏这些晶体管的电子特性。不过他们也报告了一个有点麻烦的问题，即用在3D芯片堆叠时，背面电源可能会导致热量聚集。

首先是好消息，微电子研究中心的研究人员发现，即使在晶体管沟道区域右侧（尽管仍在其下方几十纳米）构建了功率传输轨道，晶体管也能正常工作。这可能意味着能实现更小的逻辑单元。

而坏消息是，在另一项研究中，微电子研究中心的工程师模拟了同一款未来CPU的几个版本，发现了一些令人不安的问题。有些模拟采用了目前的正面电源网络，其中数据和电源的互连都建立在硅上方的层面中。有一些则采用了背面电源网络。其中一个是由两个CPU面对面粘合而成的3D堆叠，底部是背面电源，顶部是正面电源。

2D CPU模拟证实了背面电源的优势。与正面电源相比，它能够将电源功率的损失减少一半。瞬态电压下降也不明显。更重要的是，CPU面积缩小了8%。然而，背面芯片最热部分与其边缘的温差比正面芯片最热部分与其边缘的温差增加了约45%。可能的原因是，为了保持稳定，背面电源要求将芯片削薄到需要与单独硅片粘合。这种粘合起到了绝缘体的作用，从而将热量困在了芯片内部。

真正的问题出现在3D集成电路上。顶部CPU必须从底部CPU获得电源，但到达顶部的长连线产生了不良的后果。虽然底部CPU的电压仍比正面芯片稳定，但顶部CPU的表现要差得多。而且3D集成电路的电源网络消耗的功率超过了单个正面芯片的电源网络所消耗功率的2倍。更糟糕的是，热量无法很好地从3D堆叠中排出，底部最热部分的温度几乎是单个正面CPU的2.5倍。虽然顶部CPU的温度低一些，但也没有低很多。

微电子研究中心的背面电源网络项目负责人兼高级研究科学家陈荣梅在IEEE国际电子器件大会上告诉工程师，应当承认3D集成电路模拟有些不切实际。将两个完全相同的CPU堆叠在一起的情形不太可能发生。（更常见的是将内存与CPU堆叠在一起。）“这并不是一种很公平的比较。”他说，但却指出了一些潜在的问题。

文章来源于悦智网，作者Samuel K. Moore