Chiplet，必然的选择

来源:半导体行业观察发布时间:2023-05-081517浏览

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芯粒是小型模块化芯片，可以组合形成完整的片上系统 (SoC)。它们被设计用于基于芯粒的架构，其中多个芯粒连接在一起以创建单个复杂的集成电路。与传统的单片 SoC 相比，基于芯粒的架构具有多项优势，包括提高性能、降低功耗和提高设计灵活性。Chiplet 技术相对较新，半导体行业的许多公司正在积极开发。

Chiplet 是一种新型芯片，为设计复杂的 SoC 铺平了道路。Chiplet 可以被视为乐高积木的高科技版本。一个复杂的功能被分解成一个小模块，然后是可以非常有效地执行单个特定功能的芯粒。因此，使用芯粒的集成系统可以包括：数据存储、信号处理、计算和数据流管理，构建称为“芯粒”。

Chiplet 是封装架构的一部分，它可以定义为一块物理硅片，通过使用封装级集成方法将 IP（知识产权）子系统与其他 chiplet 封装在一起。可以说，chiplet 技术在单个封装或系统中集成了多种电气功能。

利用芯粒技术，工程师可以通过将不同类型的第三方 IP 组装到单个芯片或封装中来快速且经济高效地设计复杂芯片。这些第三方 IP 可以是 I/O 驱动程序、内存 IC 和处理器内核。

chiplets 的想法起源于 DARPA CHIPS（Common Heterogeneous Integration and IP）项目。由于最先进的 SoC 并不总是适合小规模应用，因此为了提高整体系统的灵活性，CHIP 计划寻求创建一种新的 IP 重用范例，即 chiplet。

虽然当今大多数电子设备中的计算机技术在很大程度上仍由传统芯片组主导，但随着时间的推移，这种趋势似乎很明显会发生变化。许多专家认为，随着这些先进技术的发展，专用芯粒将成为消费设备的普遍特征。有许多可靠且更便宜的技术可用于设计芯粒。

摩尔定律是英特尔联合创始人戈登摩尔于 1965 年做出的预测，即微芯片上的晶体管数量大约每两年翻一番，从而导致计算能力呈指数级增长并降低成本。Chiplet 技术可以看作是扩展摩尔定律并延续半导体行业提高性能和降低成本的趋势的一种方式。

芯粒技术可以帮助扩展摩尔定律的一种方式是允许创建更复杂和更强大的 SoC，而无需将所有必要的组件安装到单个单片芯片上。通过将复杂的 SoC 分解成更小的模块化芯粒并将它们连接在一起，可以继续扩大晶体管和其他组件的数量，而不会达到单个芯片的物理极限。这有助于跟上摩尔定律预测的性能改进和成本降低的步伐。

如今，异构芯粒集成市场增长更加迅速。AMD 的 Epyc 和英特尔的 Lakefield 等不同的微处理器采用芯粒设计和异构集成封装技术进行大量生产。

芯粒历史

芯粒的概念已经存在了几十年，但近年来作为应对缩小传统单片 IC 挑战的一种方式获得了更多关注。随着摩尔定律的不断推进，单片IC的尺寸和复杂度显着增加，导致成本更高，制造难度更大。基于芯粒的设计为这些挑战提供了一个潜在的解决方案，它允许公司使用更小、更专业的芯粒，这些芯粒可以轻松组合并组装成一个完整的系统。

“Chiplet”这个词相对较新，只使用了大约五年左右。它最初是由密歇根大学的研究人员和科学家创造的，当时他们开始研究改进计算机芯片设计、效率和功能的方法。这个词是“chip”和“petite”的组合，可以翻译成“小”的意思。因此，Chiplet 是一种非常小的计算机芯片，用于高科技设备，可执行比传统 CPU 芯片更复杂的任务。它在过去几年发展迅速，许多专家认为，由于其增强的功能，它将开始取代消费设备中的传统芯片组。

2007 年 5 月，DARPA（国防高级研究计划局）启动了首个用于异构芯粒的COSMOS（硅基复合半导体材料）。DARPA 启动了CHIPS，其目的是用芯粒制造模块化计算机。它还涉及不同的集成标准、IP 块和可用的设计工具。

市场预测

芯粒市场预计在未来几年将经历显着增长。根据 MarketsandMarkets 发布的一份报告，到 2025 年，该市场的价值预计将达到 57 亿美元。这表示从 2020 年到 2025 年的复合年增长率 (CAGR) 为 18.9%。

根据 Transparency Market Research 发布的一份报告，到 2031 年，芯粒市场的价值预计将达到 472 亿美元。这代表 2021 年至 2031 年的复合年增长率为 23.9%。该预测考虑了对高性能计算和数据分析不断增长的需求，以及电子设计中模块化和定制化的增长趋势。

这些数据表明，芯粒市场有望在未来几年实现有希望的增长。芯粒是小型模块化芯片，可以组合成更大、更复杂的片上系统 (SoC)。与传统的单片芯片相比，它们具有许多优势，包括提高性能、节省成本和设计灵活性。这些因素，加上对高性能计算和数据分析的需求不断增长，可能会在未来几年推动芯粒市场的增长。

芯粒的好处以及为什么芯粒更好？

与传统的单片处理器设计相比，芯粒具有多项重要优势。它们可以快速、轻松地定制和升级，从而减少开发时间和成本。也许最重要的是，芯粒通过使用针对特定任务优化的专用处理元件来提高性能。例如，如果您的设备中的 AI 应用程序需要高处理能力，您可以用专为 AI 任务设计的芯粒取代传统 CPU。

除了这些性能优势外，芯粒还可以降低处理器的尺寸和功率要求。通过将多个单独的功能整合到单个单元中，它们消除了对传统芯片所需的大部分布线、冷却基础设施和其他组件的需求。这降低了制造成本，并允许更小的设备设计，非常适合智能手机或 AR/VR 耳机等移动设备。

芯粒提供的灵活性还提供了重要的设计和开发优势。由于可以轻松定制和升级，chiplet 使制造商能够快速适应不断变化的市场条件或新技术发展。它们还通过减少设计和制造定制 SoC 所需的步骤来简化生产过程。

chiplet 技术允许制造商使用更小、更专业的 chiplet 而不是单个单片芯片来完成某些任务，从而有助于提高产量并降低成本。这有助于提高产量，因为它降低了芯片制造过程的复杂性，从而可以减少出现的缺陷数量并提高可用芯片的整体产量。此外，由于芯粒可以单独设计和制造，因此可以更轻松地优化每个特定芯粒的制造过程，从而进一步提高产量。

芯粒有助于降低成本的另一种方式是允许制造商使用混合搭配方法来创建 SoC。制造商不必为每个新产品从头开始设计和制造新芯片，而是可以使用现有芯粒的组合来创建所需的 SoC，这样可以更快、更具成本效益。这对于需要将产品快速推向市场并且需要能够快速更改其 SoC 以满足不断变化的市场需求的公司来说尤其有用。

芯粒挑战

chiplets技术面临以下挑战：

首要的挑战是确保 chiplet 模式的低成本和高可靠性，它基于先进的封装技术。封装技术是chiplet关注的焦点。从 TMSC 向封装的积极转变以及 InFo 和 CoWos 等其他封装技术的发展也可以看出其意义。

第二个挑战是以经济的产品率保持良好的产品质量。虽然，Chiplet 是认证产品，但仍然存在良率问题。如果在 SiP 中的一个 chiplet 硅芯片中发现问题，整个 chiplet 系统的成本就会更高。下图中的图表描述了相对于芯片面积的成品率百分比。

另一个突出的挑战是测试覆盖率。由于多个芯粒嵌入在一起，每个芯粒可以连接到有限数量的引脚。一些芯粒在引脚之外变得不可访问，这导致芯片测试出现问题。

芯粒标准

虽然芯粒带来了许多挑战，尤其是在商业应用和可扩展性方面，但它们为当今一些最紧迫的芯片设计问题提供了一个有前途的解决方案。随着持续的发展和创新，我们可以期待很快看到芯粒的更广泛使用。随着 chiplet 技术的发展势头越来越强劲，业内许多大公司开始涉足是很自然的。GlobalFoundries 和三星是走在这一趋势前沿的两家主要公司，各自致力于开发自己的解决方案来应对芯粒挑战。英特尔、AMD、高通、Arm、台积电和三星正在合作定义基于芯粒的 CPU 的新标准。这就催生了UCIe 。

UCIe ( Universal Chiplet Interconnect Express )的推动者群体相当庞大，其中包括 AMD、Arm、Intel 和 Qualcomm，芯片厂台积电和三星（以及 Intel），芯片封装公司 Advanced Semiconductor Engineering，以及云计算提供商 Google、Microsoft、和Meta。

已经开发了芯粒标准化工作来帮助解决与这些连接的性能相关的问题。其中包括改进热管理、降低功耗和减少延迟。它们还可以通过增加流经这些连接的数据流量来帮助提高芯片间通信和集成的效率。

Chiplet 标准化工作正在进行中，目前有许多不同的标准用于芯片之间的接口。例如，加速器缓存一致性互连 (CCIX) 应该是 SoC 芯粒的未来标准。多个芯片包含在同一个芯片封装中，它们一起充当一个大的单芯片。为了让最终用户能够轻松混合和匹配芯粒组件，UCIe 1.0 规范提供了完整的标准化芯片到芯片互连，包括物理层、协议栈、软件模型和合规性测试。下表显示了 UCIe 1.0 的特性和关键矩阵。UCIe 标准涵盖芯粒设计的物理层、物理层和协议层。这些标准还定义了芯粒应如何连接在一起以相互通信。UCIe 1.0 版定义了两个不同的性能级别以适应不同的封装选项：标准和高级。在标准封装方案中，芯粒之间定义了 25 毫米间距的 16 条数据通道。而在先进封装中，允许有 64 个数据通道和 2mm 的空间。UCIe 1.0 标准基本上是为 2D 和 2.5D 芯片封装定义的，而不是像即将推出的 Foveros Direct 这样的 3D 直接芯片到芯片技术。随着 3D 芯片封装变得可用，该标准将需要更新，以便考虑到可能的附加功能和更高的密度。

芯粒标准化的最大挑战之一是确保芯片可以设计为与各种中介层设计和标准一起使用。在这方面已经取得了一些进展，包括多个组织努力为芯粒接口编写标准化规范。然而，随着越来越多的公司采用这些类型的技术，确保兼容性可能会变得越来越困难。有兴趣实施这些技术的公司需要密切关注 chiplet 标准化工作的现状，以最大限度地提高成功的机会。

芯粒的未来

芯粒技术是一种模块化设计方法，涉及创建小型、独立的芯片或“芯粒”，这些芯片可以组合起来创建更大的系统。每个芯粒都旨在执行特定功能，通过组合不同的芯粒，公司可以创建满足其特定需求的定制解决方案。Chiplet 技术有可能彻底改变电子元件的设计和制造方式，因为它允许更高效和更具成本效益的生产过程，并能够创造更专业和定制化的产品。

芯粒技术有几个关键优势。首先，它允许更灵活和可扩展的设计。通过使用芯粒，公司可以混合和匹配不同的组件，以创建适合其特定性能和功率要求的解决方案。这可以带来更高效和更具成本效益的制造流程，因为它允许公司创建针对其特定需求优化的产品。

其次，芯粒技术有助于提高电子设备的性能。通过使用芯粒，公司可以创建针对特定任务优化的解决方案，从而实现更快、更高效的性能。此外，chiplet 技术有助于降低功耗，因为它可以更有效地利用资源。

最后，chiplet 技术具有加速电子行业创新的潜力。通过支持创建更专业化和定制化的产品，chiplet 技术可以引领新技术和创新技术的发展。

很难预测 chiplet 技术的确切未来，因为它将取决于许多因素，包括技术进步、市场需求和个别公司的战略。然而，芯粒技术有可能彻底改变处理器和其他电子元件的设计和制造方式。通过允许公司混合和匹配不同的芯粒来创建定制产品，芯粒技术可以带来更高效和更具成本效益的制造过程。它还可以允许创建更专业和定制的产品，因为公司可以选择最能满足其性能和功率要求的特定芯粒。

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