Chiplet：“后摩尔时代”半导体技术发展重要方向

后摩尔时代经济效能提升出现瓶颈，Chiplet 技术应运而生。随着半导体制程节点的持续演进，短沟道效应以及量子隧穿效应带来的发热、漏电等问题愈发严重，追求经济效能的摩尔定律日趋放缓。

在此背景下，产业开始思考将不同工艺的模块化芯片，像拼接乐高积木一样的方式用先进封装技术整合在一起，成为一个异构集成芯片，在提升性能的同时实现低成本和高良率，这就是芯粒（Chiplet）技术。

Chiplet的概念源于Marvell创始人周秀文博士在ISSCC 201上提出的Mochi（ModularChip，模块化芯片）架构，伴随着AMD第一个将小芯片架构引入其最初的Epyc处理器Naples，Chiplet技术快速发展。

2022年3月，Chiplet的高速互联标准——UCIe（UniversalChiplet Interconnect Express，通用芯粒互联技术）正式推出，旨在芯片封装层面确立互联互通的统一标准。显著降本优势延续摩尔定律。Chiplet技术迅速发展的原因得益于其在降低成本并提升芯片性能方面的独特优势，主要体现在以下几个方面：

小面积设计提升芯片良率：传统的良率模型假设缺陷在晶圆上随机散布，并且芯片上任何地方的缺陷都会使其无法使用，所以大面积芯片比小面积芯片更可能包含缺陷，造成芯片良率与芯片面积直接相关。

一般来说，裸芯（Die）的面积越小，在缺陷概率一定的情况下，整体的良率就越高。从下图可以看到，裸芯面积40mm×40mm 的良率只有 35.7%；如果面积减少到 20mm×20mm，良率便上升到75.7%；如果进一步减小到 10mm×10mm，良率可以提升至 94.2%。Chiplet 设计可以将超大型芯片按照不同的功能模块切割成独立的小芯片进行分开制造，从而有效改善良率，同时降低生产成本。

更低能耗更高性能：在速度方面，采取 3D 封装技术的 chiplet 缩短了线路传输距离，指令的响应速度得到大幅提升，寄生性电容和电感也得以降低，此外，用更多更密集的 I/O 接点数，电路密度提升即提高功率密度。3D 封装由于采用更细小、更密集的电路，信号传输不需要过多的电信号，从而功耗也会相应降低。

IP快速复用降低设计成本和复杂度，有助于产品快速迭代：随着先进工艺的不断推进，基于越先进的工艺来设计芯片，其面临的复杂度和设计难度也将大幅提升，同时设计成本也将直线上升。

如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒则可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样可以极大降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。

例如，AMD在第三代锐龙（Ryzen）处理器上复用了第二代霄龙（EPYC）处理器的 IOChiplet，这种复用不但可以将“老旧制程”生产的 Chiplet继续应用到下一代产品中以节约成本，更能极大地节约设计、验证和生产周期并降低失败风险。

针对性选取制程工艺降低制造成本：将SoC进行Chiplet化之后，不同的芯粒可以根据需要选择合适的工艺来分开制造，然后再通过先进封装技术进行组装，不需要全部都采用相同制程的工艺在一块晶圆上进行一体化制造，这样可以极大地降低芯片的制造成本。

对于密集封装的逻辑和存储器，7nm晶体管比 16nm晶体管便宜，但I/O接口通常具有模拟电路和其他无法从较小节点中受益的大型功能。因此，许多小芯片设计将I/O功能隔离到在旧节点中制造的单独芯片中。

一些逻辑电路（例如加速器）可能不需要以与主处理器相同的最大时钟速率运行，因此可以在中间节点中制造，使用较旧的工艺技术可以将这些小芯片的制造成本降低多达50%。

先进制程及超大芯片最受益Chiplet技术。综合考虑以上几点优势，The Linley Group对 Chiplet 技术的经济效益进行过模拟分析，其案例对比中包括一个几乎没有冗余面积的大芯片（600mm²，80%有效面积）和一个大的有机BGA封装（60mm×60mm）被分成四个相同的小芯片。

从表中我们可以看出，小芯片的良率几乎是大型单片芯片的两倍（78% VS 43%），从而节省了100美元的总芯片成本。虽然芯片数量的提升会带来较高的测试成本，但 Chiplet 技术仍然降低了13%的总制造成本。将此成本模型扩展到其他示例，Chiplet 技术对于几乎没有冗余的大芯片最具成本效益，即有效面积越大，降本效果越显著。

根据成本模型，5nm的净成本节省比7nm高约10%，这意味着小芯片可以降低小至 200mm²的裸片成本。即使对于有效面积为 50%的处理器，在300mm²以上也能节省成本。目前尽管 3nm 的晶圆成本尚未确定，但成本节约肯定会再次上升，将小芯片的盈亏平衡点推到150mm²以下。

摩尔定律减缓带来了小芯片的设计需求，性能提升、成本降低以及大芯片的缺陷问题是Chiplet 设计成为趋势的三大推动因素。总体来说，Chiplet是“后摩尔时代”半导体技术发展重要方向，国外各大厂商持续布局，且均已形成一定规模和应用。据Omdia数据，2018年全球Chiplet市场规模约为 8亿美元，预计未来随着行业的不断发展，Chiplet市场规模有望迎来加速增长。

先进封装市场有望实现高增长。先进封装是实现Chiplet的重要方式，根据Yole，2021年全球先进封装市场规模374亿美金，到2027年有望达到650亿美金2021-2027CAGR 10%。从整个封装行业的占比来看，先进封装有望在 2027年超过50%，即超过传统封装的市场规模。先进封装中嵌埋式、2.5D/3D、倒装技术都将实现高复合增速。

AMD多年来始终走在封装技术革新前沿。AMD于2015年在GPU市场推出高带宽内存（HBM）和 2.5D 硅中介层技术，引领业界以小尺寸获得最佳内存带宽。在 2017 年引入MCM 封装技术。

2019年推出了业界首创的基于小芯片的技术，在同一封装内对内核和IO 使用不同的工艺节点，从而显著提高性能和功能。2021年宣布与台积电合作开发 3D Chiplet。

AMD 的 3D Chiplet 技术名为 3D V-Cache，实现的关键技术包括硅通孔（TSV）和混合键合（Hybrid Bonding）。3D V-Cache 使得 AMD 能够在CPU上堆叠缓存，首款采用该技术的产品为 Ryzen 7 5800X3D。

其中混合键合技术来自于台积电的 SoIC，使用铜对铜直接键合，没有任何类型的焊料凸点。因此其连接密度为 2D封装的200倍，互联密度是微凸块（Micro Bump）的15倍，集成度大大提高。

台积电入局先进封装，3DFabric 技术平台势头正盛。台积电于 2011 年开始布局先进封装，当前其 3DFabric 包含前端 SoIC 技术和后端 CoWoS、InFO 封装技术。

前端芯片堆叠技术，如 chip-on-wafer 和晶圆 wafer-on-wafer，统称为“SoIC”。其特点是在不实用后段集成中的凸块的情况下，将芯片堆叠在一起。SoIC 的设计实际上是在创造键合界面，这样芯片就可以直接叠在芯片上面。

SoIC 是台积电异构小芯片封装的关键，具有高密度垂直堆叠性能，与 CoWoS 和 InFO 技术相比，SoIC 可以提供更高的封装密度和更小的键合间隔。此外，SoIC 还可以与 CoWoS/InFO 共用，基于 SoIC 的CoWoS 或 InFO 封装将会带来更小的芯片尺寸，实现多个小芯片集成。

CoWoS 发展势头不减，中介层迭代组合助推成本与性能兼具。台积电的 CoWoS 平台包含 CoWoS-S/R/L，为高性能计算应用提供最佳性能和最高集成密度，提供了广泛的硅中介层尺寸、HBM 数量和封装尺寸。

CoWoS-S采用硅中介层，可以为高性能计算应用提供最佳的性能和最高的晶体管密度；CoWoS-R利用 InFO技术，利用RDL中介层进行互连，更强调小芯片间的互连；CoWoS-L 结合了 CoWoS-S 和 InFO 技术的优点，使用夹层与LSI（局部硅互连）芯片进行互连，使用 RDL 层进行电源和信号传输，提供了最灵活的集成。英伟达、博通、谷歌、亚马逊、NEC、AMD、赛灵思、Habana 等公司已广泛采用 CoWoS技术。

台积电的 InFO 技术使用 polyamide film 代替 CoWoS 中的硅中介层，从而降低成本和封装高度，这两个因素都是其实现大规模应用的重要条件。InFO 具有高密度的 RDL，适用于移动、高性能计算等需要高密度互连和性能的应用。

台积电的 InFO 分为 InFO_PoP 和InFO_oS，前者是行业中首款 3D 晶圆级扇出封装，可应用在移动手机的 AP 和 DRAM 上；后者具有更高密度的 RDL，可集成多个用于 5G 网络的逻辑芯片。相对来说，CoWoS 的性能更好，但成本较高；InFO 则采用 RDL 代替硅中介层，无须 TSV，性价比更高。

NTEL EMIB 引领低成本 2.5D 异构封装，Foveros 提供高性能 3D 堆叠解决方案。英特尔的嵌入式多管芯互联桥接封装技术（EMIB）是 2.5D 硅中介层的替代方案，异构集成模拟设备、内存、CPU、ASIC 芯片以及单片 FPGA 架构，提供了更简单的制造流程、更高的性能、更强的信号完整性以及更低的复杂性。

Foveros 技术是高于 EMIB 技术的3D 芯片堆叠技术，利用晶圆级封装能力，适用于小尺寸、低功率或有极端内存带宽要求的情况，包含 Omni 和 Direct 两代扩展。2020 年英特尔发布的 Lakefield 芯片，是首款基于 Foveros 3D 立体封装技术的芯片，采用 1 个大核+4 个小核的混合 CPU 设计。Intel预计 Foveros Omni 技术将在 2023 年规模量产。

三星目前主要的先进封装方案包括 I-Cube、X-Cube、R-Cube、H-Cube 四种。Cube：2.5D 硅中介层技术，可将逻辑设备水平连接到 HBM 模块。根据硅中介层的形式分为两种组装工艺：基板-芯片 CoS（Chip on Substrate）和晶圆-芯片 CoW（Chipon Wafer）。

CoS 主要优势可以中间测试，中间测试可以避免在 HBM 模块安装之前安装任何无效的硅中介层或逻辑芯片。CoW 主要优势是尺寸更大，可以选用较大的硅中介层。CoS 适用于开发低成本的 2.5D 封装方案，CoW 适用于多 HBM 模块方案。

R-Cube：低成本 2.5D RDL 中介层技术，通过高密度 RDL 将逻辑与逻辑、逻辑与HBM 模块连接，具有更快的周转时间和更好的信号/电源完整性，设计灵活性较好。H-Cube：2021 年 11 月最新推出的 2.5D 封装解决方案，基板整合 ABF 和 HDI，用于开发大型和低成本的封装。X-Cube：2020 年 8 月推出的 3D 封装方案，包括晶圆-芯片（CoW）、晶圆-晶圆（WoW）和硅通孔（TSV）技术，实现高密度高性能封装

先进封装作为 Chiplet 的重要部分，其四大要素分别为 RDL（Re-distributed layer，重布线层）、TSV（Through Silicon Via，硅通孔）、Bump（凸点）和 Wafer（晶圆），RDL 起到 XY 平面电气延伸的作用，TSV 起到 Z 轴电气延伸的作用，Bump 起到界面互联和应力缓冲的作用，Wafer 作为集成电路的载体以及 RDL 和 TSV 的介质和载体。接下来我们围绕这四大要素，讨论关键工艺相关的设备、材料供应链。

原文标题:Chiplet：“后摩尔时代”半导体技术发展重要方向