Stratix FPGA电源方案设计与验证

        根据实验数据分析与验证，该方案具有较强的可行性，且在功耗、效率及稳定性等方面都优于传统的“多片”电源方案。
　　 

        Stratix系列FPGA是Altera公司推出的面向高带宽系统的可编程逻辑器件。Stratix器件具备强大的内核性能、存储能力以及灵活的设计架构，从而为日益复杂的系统设计争取了更短的设计周期和更快的上市时间。Stratix器件支持多种I/O标准和高速接口，提供了完善的时钟管理功能，有多达12个嵌入式锁相环(PLL)和40个全局时钟，并且内嵌高带宽DSP模块，能完成高于DSP处理器的数据处理任务。因此，Stratix器件特别适用于需要进行大数据量高速数字信号处理的应用[1]。

　　StratixTM FPGA的高密度、高速以及大容量存储等特性使其对系统电源管理及功耗有着严格的要求，特别是FPGA逻辑内核通常对电流的要求非常高，根据所用门数和时钟频率，甚至可高达数10A。因此，设计一套高效、高性能的FPGA电源解决方案十分必要。

      1 系统电源需求分析
　　

       Stratix系列FPGA采用1.5V、0.13μm全铜SRAM工艺，可集成10 570~79 040个逻辑单元（LEs），提供高达10MB的RAM[1]。基于StratixTM FPGA的开发系统有多种电源需求，最基本的两种是内核电压和I/O电压。另外根据不同开发系统的功能要求，可能还存在其他多种电源需求。因此，FPGA系统复杂的电源需求要求在进行系统设计时，综合考虑多种因素，从而建立一套完善的电源管理系统。
　　

       内核电压VCCINT为FPGA内部逻辑和输入缓冲区供电，设定电压1.5V。内核电流消耗（ICCINT）取决于时钟频率和内部单元使用率，根据所选Stratix器件不同功耗最大值分别为1.5A~10A，如EP1S40最大ICCINT为6A[2]。FPGA内核对瞬态响应的要求非常严格，内核电压必须缓慢单调增加，并且要求在固定的时间内上升到稳定的电压，Stratix器件要求最大上升时间不超过100ms。
　　

       I/O电压VCCIO为FPGA输出缓冲区供电。Stratix器件支持多种单端和差分I/O标准，如LVTTL、LVCMOS、SSTL、HSTL、LVDS、LVPECL、PCML等，能够实现在不同接口电平和协议下的高速数据传输。根据所选择的I/O标准，VCCIO可以设定为1.5V、1.8V、2.5V或3.3V[1]。I/O标准可按照FPGA中的块区（BANK）独立设置，因此对于单一的FPGA可能会存在多个I/O电压。
　　

       综合考虑以上各种因素以及目前各种嵌入式应用系统对功耗和体积的严格要求，本文选用了Intersil高效三输出同步补偿稳定器作为FPGA系统的主电源芯片。

       2 系统电源解决方案
　　

      高性能模拟技术半导体公司Intersil推出的ISL644X家族电源芯片，主要面向需要多路电源输出的系统应用，为xDSL调制解调器/路由器、DSP和FPGA电源需求、机顶盒等应用提供了很好的解决方案[3]。针对StratixTM FPGA的电源需求分析，选用ISL6443进行FPGA电源系统的设计。
　　

        ISL6443集成了两个同步降压控制器（PWM）和一个线性稳压器。两个PWM呈180°异相同步，充分降低了输入电流和纹波电压的有效值，降低了对输入滤波器的要求，从而既可独立提供FPGA内核电压VCCINT，又可独立提供I/O电压VCCIO。ISL6443融合了多项保护和监控特性，可调的过流保护电路通过检测下部MOSFET上的电压降来监控输出电流，间歇性（Hiccup）过流工作模式保护DC-DC元件，避免其在输出过载或短路情况下被损坏。芯片有四根控制线（SS1、SD1、SS2、SD2），为每个PWM的输出提供独立的控制，从而实现两个PWM控制器的可编程软启动。降压PWM控制器的固有频率为300kHz。ISL6443采用电流模式控制电路为调制器提供带有输入电压前反馈的斜坡输入，能很好地抑制输入电压变化，提供简化的环路补偿。ISL6443采用28脚四边形扁平无引脚（QFN）封装，仅占有5mm×5mm的面积，大大提高了PCB板的利用效率[4]。

      2.1 电路设计分析
　　

       结合StratixTM FPGA和ISL6443的各自特点，给出了FPGA电源系统各部分电路的详细参考设计，并进行了仿真和验证。

     2.1.1 内核与I/O供电电路[4]
　　

     内核与I/O电压是FPGA系统正常工作的保证。StratixTM FPGA的内核电压VCCINT设定为1.5V，由VOUT1提供，如图1所示。I/O电压VCCIO根据不同的系统所要求的标准而定，这里定为3.3V，由VOUT2提供。由于篇幅有限，图1将两部分电路合二为一进行分析。

　　如图1所示，ISL6443具有宽工作电压范围4.5V~24V，VIN输入电压范围受最大占空比（DMAX=93%）和最小接通时间（tON(MIN)）的限制。
　　VIN(MAX)≤

　　其中，tON(MIN)=30ns。
　　

        VCC_5V是内嵌5V线性稳压器（LDO）的输出脚，为IC、低端门驱动器提供偏压，且为高端门驱动器的外部自举电路供电。若用作5V电源输入时，该脚必须与VIN相连。如图1，VCC_5V脚必须通过一个靠近该脚的4.7μF的旁路电容接地，以实现去耦。如果VCC_5V的输出短路，则热过载保护电路将启动。输出端VOUT与地之间的反馈电阻分压器设定每个PWM通道的输出电压。分压器的中点接至FBx脚，为相应的控制器提供电压反馈信号。而且，PGOOD电路利用这些输入来监控VOUT。
　　VOUT=0.8Vx(

)

　　其中，R2是反馈分压网络的上部电阻，R3是FBx与地之间连接的电阻。
　　

        如图1所示，门控逻辑将生成的PWM信号转换为门驱动信号，提供放大、电平移动和击穿保护。FDS6990集成了两个N沟道MOSFET，高端MOSFET的门驱动电压由自举电路产生。选用BAT54HT1肖特基势垒二极管作为自举二极管，正极与VCC_5V相连。BOOT脚与PHASE脚之间的自举电容为高端MOSFET驱动器供电。UGATE为高端MOSFET提供门驱动，LGATE为低端MOSFET提供门驱动。启动时，低端MOSFET导通，使PHASE接地，从而给自举电容充电至5V。低端MOSFET断开后，高端MOSFET通过关闭BOOT和UGATE之间的内部开关，实现导通，从而提供所需的栅极-源极电压来导通高端MOSFET。

      2.1.2 辅助I/O供电电路[4]
　　

       根据FPGA系统的不同需求，可能存在不同的I/O标准，因此可能存在多个I/O电压。由于ISL6443集成了一个额定增益为2A/V的线性稳压器，可利用VOUT2（3.3V）为其供电，输出VOUT3（2.5V）作为辅助I/O电压。

       如图2所示，GATE3是线性稳压器的漏极开路输出，FB3与反馈电阻分压器相连，提供电压反馈信号。Q1选用了IRF7404 P沟道MOSFET。当PWM的输出升高且超过了MOSFET调整器件的门限时，线性稳压器的输出将跟踪PWM电源。PWM和线性稳压器的输出之间的电压差分等于负载电流和MOSFET导通电阻(RDS(ON))的乘积。

      2.1.3 ISL6443控制电路[4]
　　

       控制电路主要用来实现ISL6443的过流保护、反馈回路补偿、多个控制器的同步等功能。

       如图3所示，PGOOD为漏极开路输出，用来监控输出电压的状态。当任一PWM的输出超过相应额定电压的10%，或线性稳压器的输出小于额定值的75%时，PGOOD变为低电平，从而使转换器输出受到过载、短路和欠压保护。另外，SS1和SS2脚为相应的PWM控制器提供软启动功能。当软启动开始时，由于有5μA的电流注入外部电容，激活的PWM通道的SS脚上的电压呈斜坡上升，输出电压跟随软启动电压变化。当SS脚上的电压达到0.8V时，激活的PWM通道的输出电压达到规定值，从而完成软启动过程。SD1和SD2脚为相应的PWM输出提供使能或禁用功能，高电平启动，低电平输出禁用。
　　

       两个PWM控制器都使用低端MOSFET导通电阻（RDS(ON)）进行电流监控。检测到的电压降与OCSETx脚和地之间的电阻（如图3中R8、R9）设置的门限相比较：
　　ROCSET=

　　

       其中，IOC是规定的过流保护门限，RCS是与ISENx脚相连的电流感应电阻。如果过流持续2个时钟周期，则进入Hiccup模式，门驱动器断开，进入软启动。重新启动前，IC在软启动过程中要循环两次。IC会在软启动过程中持续循环，直到过流现象消除为止。
　　

      图3中SYNC脚用来实现两个或多个ISL6443控制器的同步。使用时需接下拉电阻，不用时将其与VCC_5V相连。

      2.2 PCB布局考虑
　　

      布局对基于ISL6443的DC-DC转换器的成功实现非常关键。ISL6443工作在高频模式下，开关时间非常短，在这种开关频率下，即使最短的连线也会产生较大的阻抗。同时，峰值门驱动电流也会在极短的时间内显著升高。电流从一个器件到另一器件的转换速度引起互连阻抗和寄生电路元件上的电压尖脉冲。该电压尖脉冲会降低效率，产生EMI，增加过压应力和阻尼振荡。仔细考虑PCB板布局，可使电压尖脉冲的值最小。针对以上考虑总结了几点布局上需注意的地方[4]：
　　

      (1)输入电容、高端FET、低端FET、电感和输出电容应首先放置。将输入高频去耦电容放在非常靠近MOSFET的地方。
　　

       (2)在IC附近建立一个小的模拟接地平面。将SGND脚接至该平面，包括反馈电阻、电流极限设置电阻以及SDx下拉电阻的所有小信号接地端都接至SGND平面。
　　

      (3)高电流接地端PGND与小信号接地端SGND必须分开，在靠近IC的地方将SGND和PGND相连。
　　

      (4)确保从输入电容到MOSFET、输出电感和输出电容的电流通路尽可能短，同时有最大的容许线宽。
　　

      (5)将PWM控制器靠近低端FET 放置。LGATE 的连接应该较短而且较宽。IC最好放置在无噪声接地的地方。
　　

       (6)将VCC_5V旁路电容接在非常靠近VCC_5V脚的地方，将它的接地端接至PGND上。将门驱动元件自举二极管和自举电容放在接近IC的地方。
　　

      (7)输出电容应尽量靠近负载。用短而宽的覆铜层连接输出电容和负载，避免产生感抗和阻抗。

      3 实验数据分析与验证
　　

       利用Catena公司提供的SIMetrix/SIMPLIS仿真工具实现了该电源方案的分析和验证，具体方法可查阅参考文献[6][7][8]。
　　

       图4所示为ISL6443三路输出电压波形，PWM控制器门驱动器的电压上升和下降时间均为18ns左右。因此，三路输出电压能在极短的时间内达到稳定值，从而满足了FPGA的性能要求。

 

　　图5所示为两个PWM控制器的输出波形。图中可以看出，ISL6443的两个PWM控制器呈180°异相工作，以减小输入纹波电流。这降低了对输入电容纹波电流的要求，减小了电源的感生噪声，同时也提高了EMI抗干扰性能。

　　图6所示为ISL6443软启动仿真波形。软启动功能使转换器的输出被监控，得到过载、短路和欠压保护。输出持续过载会使PGOOD置低，从而进入软启动模式，直到过载现象消除为止。

　　本文利用Intersil高效三输出同步补偿稳定器实现了StratixTM FPGA的电源系统设计，并且进行了一系列的仿真分析与验证实验。实验表明该设计方案合理有效，易于实现，有较好的参考价值和实用价值。

       参考文献

       [1] Stratix device handbook，Volume 1.Altera Corporation，2005，7.www.altera.com.cn.
       [2] Power management design guide for Altera? FPGAs and　CPLDs.national Semiconductor，2005，3.www.national.com.
       [3] Intersil solutions for precise power delivery to Altera FPGAs.Intersil Corporation，2006，4.www.intersil.com.
       [4] ISL6443 Data Sheet.Intersil Corporation，2006，8.www.intersil.com.
       [5] Getting Started with iSim and iSim：PE.Intersil Corporation，2006，2.www.intersil.com.
       [6] SPICE and Mixed mode simulation user′s manual.Catena Software Ltd.，2005，4.www.catena.uk.com.
       [7] SPICE and mixed mode simulation simulator reference manual.Catena Software Ltd.，2005，4.www.catena.uk.com.
       [8] Advanced power system simulation SIMPLIS reference manual.Catena Software Ltd.，2004，4.www.catena.uk.com.