【资源评估】FPGA逻辑资源等效ASIC门的计算

我们面对的ASIC/SoC客户在做FPGA原型平台选型的时候，首要考虑的问题就是：如何选择到一个适合自己SoC/ASIC gates的原型验证平台，我们以Xilinx的FPGA为例予以讲解。

首先，我们先看一下FPGA 的构成：

广义上讲，FPGA（现场可编程逻辑器件）是通过软件手段更改，配置器件内部连接结构和逻辑单元，完成既定设计功能的数字集成电路。FPGA是采用SRAM工艺，有一些涉及到航天航空的器件会选择Flash工艺或者反熔丝(Anti-Fuse)

FPGA构成可以有可编程输入/输出单元，基本可编程逻辑单元，嵌入式块RAM，丰富的布线资源，专用硬核，底层嵌入式功能模块。

基本可编程逻辑单元是由查找表(LUT)和寄存器（Register）构成。其中寄存器可以被配置为Flip-flop触发器或者Latch 锁存器。一般的基本可编程单元是由一个寄存器和一个查找表构成。

基本可编程逻辑单元，各个厂家的定义并不完全相同。

Altera为LE(logic element),由1个Reg+1个 LUT构成，大多数的FPGA将10个LE组成起来，组成LAB, 其中会包括：LE，LE之间的进位链，LAB控制信号，局部互联资源，LUT互联级联，寄存器级联与控制资源。

Xilinx的可编程单元叫做Slice，每一个Slice由两个Logic cells构成，每一个logic cell由1个LUT和2个Reg构成。

其次，我们对各种模块的计算关系进行梳理

现在的FPGA除去包含有基本可编程单元以外，还有大量的嵌入式RAM，PLL 或者 DLL,以及HardIPcore.比较科学的计算方法是由器件的Reg或者LUT数量衡量（1般是1：2）。

对于Xilinx系列的FPGA等效为ASIC门数的参考项我们以Logic cells为基准。

以主流的6输入LUT为例：

目前主流的计算等效ASIC门数的计算，一般按照 CLB LUT * 12 计算。

以Xilinx XCVU440为例，

Synopsys，从HAPS80开始，Synopsysy将VU440的capacity标记为：4,433Klogic cells or/CLB LUT 2,532,950 ~ 26Million ASIC gates of capacity。

亚科鸿禹（HyperSilicon）的VeriTiger-E400T，FPGA为XCVU440，标记为：2400/2500/2600万门。

以XCVU19P为例：

亚科鸿禹（HyperSilicon）的VeriTiger-V19P，FPGA为XCVU19P，标记为：4800/4900/5000万门。

实际上，FPGA的逻辑资源与ASIC的门数转换并没有严格的计算公式，都是大概估算，有一定的误差，但基本上评估规模用上述方法就可以。