【半导光电】半导体封装技术解析

来源:今日光电发布时间:2022-12-302057浏览

询问 AI

今日光电

有人说，20世纪是电的世纪，21世纪是光的世纪；知光解电，再小的个体都可以被赋能。欢迎来到今日光电！

----与智者为伍为创新赋能----

半导体制造的工艺过程由晶圆制造（Wafer Fabr ication）、晶圆测试（wafer Probe/Sorting)、芯片封装（Assemble）、测试（Test）以及后期的成品（Finish Goods）入库所组成。

半导体器件制作工艺分为前道和后道工序，晶圆制造和测试被称为前道（Front End）工序，而芯片的封装、测试及成品入库则被称为后道（Back End）工序，前道和后道一般在不同的工厂分开处理。

前道工序是从整块硅圆片入手经多次重复的制膜、氧化、扩散，包括照相制版和光刻等工序，制成三极管、集成电路等半导体元件及电极等，开发材料的电子功能，以实现所要求的元器件特性。

后道工序是从由硅圆片分切好的一个一个的芯片入手，进行装片、固定、键合联接、塑料灌封、引出接线端子、按印检查等工序，完成作为器件、部件的封装体，以确保元器件的可靠性，并便于与外电路联接。

半导体制造工艺和流程

晶圆制造

晶圆制造主要是在晶圆上制作电路与镶嵌电子元件（如电晶体、电容、逻辑闸等），是所需技术最复杂且资金投入最多的过程。以微处理器为例，其所需处理步骤可达数百道，而且所需加工机器先进且昂贵。虽然详细的处理程序是随着产品种类和使用技术的变化而不断变化，但其基本处理步骤通常是晶圆先经过适当的清洗之后，接着进行氧化及沉积处理，最后进行微影、蚀刻及离子植入等反复步骤，最终完成晶圆上电路的加工与制作。

晶圆测试

晶圆经过划片工艺后，表面上会形成一道一道小格，每个小格就是一个晶片或晶粒（Die），即一个独立的集成电路。在一般情况下，一个晶圆上制作的晶片具有相同的规格，但是也有可能在同一个晶圆上制作规格等级不同的晶片。晶圆测试要完成两个工作：一是对每一个晶片进行验收测试，通过针测仪器（Probe）检测每个晶片是否合格，不合格的晶片会被标上记号，以便在切割晶圆的时候将不合格晶片筛选出来；二是对每个晶片进行电气特性（如功率等）检测和分组，并作相应的区分标记。

芯片封装

首先，将切割好的晶片用胶水贴装到框架衬垫（Substrate）上；其次，利用超细的金属导线或者导电性树脂将晶片的接合焊盘连接到框架衬垫的引脚，使晶片与外部电路相连，构成特定规格的集成电路芯片（Bin）；最后对独立的芯片用塑料外壳加以封装保护，以保护芯片元件免受外力损坏。塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋（Trim）、成型（Form）和电镀（Plating）等工艺。

芯片测试

封装好的芯片成功经过烤机（Burn In）后需要进行深度测试，测试包括初始测试（Initial Test）和最后测试（Final Test）。初始测试就是把封装好的芯片放在各种环境下测试其电气特性（如运行速度、功耗、频率等），挑选出失效的芯片，把正常工作的芯片按照电气特性分为不同的级别。最后测试是对初始测试后的芯片进行级别之间的转换等操作。

成品入库

测试好的芯片经过半成品仓库后进入最后的终加工，包括激光印字、出厂质检、成品封装等，最后入库。

封装的基本定义和内涵

封装（packaging，PKG）：主要是在半导体制造的后道工程中完成的。即利用膜技术及微细连接技术，将半导体元器件及其他构成要素在框架或基板上布置、固定及连接，引出接线端子，并通过塑性绝缘介质灌封固定，构成整体主体结构的工艺。

封装工程：是封装与实装工程及基板技术的总和。即将半导体、电子元器件所具有的电子的、物理的功能，转变为适用于机器或系统的形式，并使之为人类社会服务的科学技术，统称为电子封装工程。

封装一词用于电子工程的历史并不长。在真空电子管时代，将电子管等器件安装在管座上构成电路设备一般称为组装或装配，当时还没有封装这一概念。自从三极管、IC等半导体元件的出现，改变了电子工程的历史。一方面，这些半导体元件细小柔嫩；另一方面，其性能又高，而且多功能、多规格。为了充分发挥其功能，需要补强、密封、扩大，以便与外电路实现可靠地电气联接，并得到有效地机械支撑、绝缘、信号传输等方面的保护作用。“封装”的概念正是在此基础上出现的。

封装的功能

封装最基本的功能是保护电路芯片免受周围环境的影响（包括物理、化学的影响）。所以，在最初的微电子封装中，是用金属罐（Metal Can）作为外壳，用与外界完全隔离的、气密的方法，来保护脆弱的电子元件。但是，随着集成电路技术的发展，尤其是芯片钝化层技术的不断改进，封装的功能也在慢慢异化。

一般来说顾客所需要的并不是芯片，而是由芯片和PKG构成的半导体器件。PKG是半导体器件的外缘，是芯片与实装基板间的界面。因此无论PKG的形式如何，封装最主要的功能应是芯片电气特性的保持功能。

通常认为，半导体封装主要有电气特性的保持、芯片保护、应力缓和及尺寸调整配合四大功能，它的作用是实现和保持从集成电路器件到系统之间的连接，包括电学连接和物理连接。目前，集成电路芯片的I/0线越来越多，它们的电源供应和信号传送都是要通过封装来实现与系统的连接。芯片的速度越来越快，功率也越来越大，使得芯片的散热问题日趋严重，由于芯片钝化层质量的提高，封装用以保护电路功能的作用其重要性正在下降。

芯片电气特性的保持功能

通过PKG的进步，满足不断发展的高性能、小型化、高频化等方面的要求，确保其功能性。

芯片保护功能

PKG的芯片保护功能很直观，保护芯片表面以及连接引线等，使在电气或物理等方面相当柔嫩的芯片免受外力损害及外部环境的影响。保证可靠性。

应力缓和功能

由于热等外部环境的影响或者芯片自身发热等都会产生应力，PKG缓解应力，防止发生损坏失效，保证可靠性。

尺寸调整配合（间距变化）功能

由芯片的微细引线间距调整到实装基板的尺寸间距，从而便于实装操作。例如，从亚微米（目前已小于 0.13μm）为特征尺寸的芯片到以10μm为单位的芯片电极凸点，再到以100μm为单位的外部引线端子，最后到以mm为单位的实装基板，都是通过PKG来实现的。在这里PKG起着由小到大、由难到易、由复杂到简单的变换作用。从而可使操作费用及资材费用降低，而且提高工作效率和可靠性。保证实用性或通用性。

封装的范围

微电子封装的三个层次

通常，从FAB厂制造的晶圆开始，可以将电子封装，按照制造的时间先后顺序分为三个层次。

微电子封装的三个层次

一级封装

一级封装是用封装外壳将芯片封装成单芯片组件（SCM）和多芯片组件（MCM）。半导体芯片和封装体的电学互联，通常有三种实现途径，引线键合（WB）、载带自动焊（TAB）和倒装焊（Flip Chip），一级封装的可以使用金属、陶瓷，塑料（聚合物）等包封材料。封装工艺设计需要考虑到单芯片或者多芯片之间的布线，与PCB节距的匹配，封装体的散热情况等。

二级封装

二级封装是印刷电路板的封装和装配，将一级封装的元器件组装到印刷电路板（PCB）上，包括板上封装单元和器件的互连，包括阻抗的控制、连线的精细程度和低介电常数材料的应用。除了特别要求外，这一级封装一般不单独加封装体，具体产品如计算机的显卡，PCI数据采集卡等都属于这一级封装。如果这一级封装能实现某些完整的功能，需要将其安装在同一的壳体中，例如Ni公司的USB数据采集卡，创新的外置USB声卡等。

三级封装

三级封装是将二级封装的组件插到同一块母板上，也就是关于插件接口、主板及组件的互连。这一级封装可以实现密度更高，功能更全组装，通常是一种立体组装技术。例如一台PC的主机，一个NI公司的PXI数据采集系统,汽车的GPS导航仪，这些都属于三级微电子封装的产品。

微电子封装工程和电子基板

微电子封装是一个复杂的系统工程，类型多、范围广，涉及各种各样材料和工艺。可按几何维数将电子封装分解为简单的“点、线、面、体、块、板”等。

电子基板是半导体芯片封装的载体，搭载电子元器件的支撑，构成电子电路的基盘，按其结构可分为普通基板、印制电路板、模块基板等几大类。其中PCB在原有双面板、多层板的基础上，近年来又出现积层（build-up）多层板。模块基板是指新兴发展起来的可以搭载在PCB之上，以BGA、CSP、TAB、MCM为代表的封装基板（Package Substrate，简称PKG基板）。小到芯片、电子元器件，大到电路系统、电子设备整机，都离不开电子基板。近年来在电子基板中，高密度多层基板所占比例越来越大。

微电子封装所涉及的各个方面几乎都是在基板上进行或与基板相关。在电子封装工程所涉及的四大基础技术，即薄厚膜技术、微互连技术、基板技术、封接与封装技术中，基板技术处于关键与核心地位。随着新型高密度封装形式的出现，电子封装的许多功能，如电气连接，物理保护，应力缓和，散热防潮，尺寸过渡，规格化、标准化等，正逐渐部分或全部的由封装基板来承担。

微电子封装的范围涉及从半导体芯片到整机，在这些系统中，生产电子设备包括6个层次，也即装配的6个阶段。我们从电子封装工程的角度，按习惯一般称层次1为零级封装；层次2为一级封装；层次3为二级封装；层次4、5、6为三级封装。

电子封装的工程的六个阶段

层次1（裸芯片）

它是特指半导体集成电路元件（IC芯片）的封装，芯片由半导体厂商生产，分为两类，一类是系列标准芯片，另一类是针对系统用户特殊要求的专用芯片，即未加封装的裸芯片（电极的制作、引线的连接等均在硅片之上完成）。

层次2（封装后的芯片即集成块）

分为单芯片封装和多芯片封装两大类。前者是对单个裸芯片进行封装，后者是将多个裸芯片装载在多层基板（陶瓷或有机）上进行气密性封装构成MCM。

层次3（板或卡）

它是指构成板或卡的装配工序。将多个完成层次2的单芯片封装和MCM，实装在PCB板等多层基板上，基板周边设有插接端子，用于与母板及其它板或卡的电气连接。

层次4（单元组件）

将多个完成层次3的板或卡，通过其上的插接端子搭载在称为母板的大型PCB板上，构成单元组件。

层次5（框架件）

它是将多个单元构成（框）架，单元与单元之间用布线或电缆相连接。

层次6（总装、整机或系统）

它是将多个架并排，架与架之间由布线或电缆相连接，由此构成大型电子设备或电子系统。

封装基板和封装分级

从硅圆片制作开始，微电子封装可分为0、1、2、3四个等级，涉及上述六个层次，封装基板（PKG基板或Substrate）技术现涉及1、2、3三个等级和2～5的四个层次。

封装基板主要研究前3个级别的半导体封装（1、2、3级封装），0级封装暂与封装基板无关，因此封装基板一般是指用于1级2级封装的基板材料，母板（或载板）、刚挠结合板等用于三级封装。

封装基板和三级封装

零级封装

裸芯片电极的制作、引线的连接等均在硅片之上完成，暂与基板无关。

一级封装

一级封装经0级封装的单芯片或多芯片在封装基板（普通基板、多层基板、HDI基板）上的封装，构成集成电路模块（或元件）。即芯片在各类基板（或中介板）上的装载方式。

二级封装

二级封装集成电路（IC元件或IC块）片在封装基板（普通基板、多层基板、HDI基板）上的封装，构成板或卡。即各种实装方式（二级封装或一级加二级封装）。后续谈到的的DIP、PGA属于DIP封型，GFP、BGA、CSP等属于SMT实装型，这些都属于二级封装。

三级封装

三级封装包含4、5、6三个层次。即将多个完成层次3的板或卡，通过其上的插接端子搭载在称为母板（或载板）的大型PCB板上，构成单元组件（此层次也是实装方式之一）；或是将多个单元构成架，单元与单元之间用布线（刚挠PCB）或电缆相连接；或是将多个架并排，架与架之间由布线（刚挠PCB）或电缆相连接，由此构成大型电子设备或系统（此两个层次称为装联）。

传统集成电路（IC）封装的主要生产过程

IC的封装工艺流程可分为晶圆切割、晶圆粘贴、金线键合、塑封、激光打印、切筋打弯、检验检测等步骤。

传统半导体封装的七道工序
晶圆切割

首先将晶片用薄膜固定在支架环上，这是为了确保晶片在切割时被固定住，然后把晶圆根据已有的单元格式被切割成一个一个很微小的颗粒，切割时需要用去离子水冷却切割所产生的温度，而本身是防静电的。

晶圆粘贴

晶圆粘贴的目的将切割好的晶圆颗粒用银膏粘贴在引线框架的晶圆上，用粘合剂将已切下来的芯片贴装到引线框架的中间焊盘上。通常是环氧（或聚酰亚胺）用作为填充物以增加粘合剂的导热性。

金线键合

金线键合的目的是将晶圆上的键合压点用极细的金线连接到引线框架上的内引脚上，使得晶圆的电路连接到引脚。通常使用的金线的一端烧成小球，再将小球键合在第一焊点。然后按照设置好的程序拉金线，将金线键合在第二焊点上。

塑封

将完成引线键合的芯片与引线框架置于模腔中，再注入塑封化合物环氧树脂用于包裹住晶圆和引线框架上的金线。这是为了保护晶圆元件和金线。塑封的过程分为加热注塑，成型二个阶段。塑封的目的主要是：保护元件不受损坏；防止气体氧化内部芯片；保证产品使用安全和稳定。

激光打印

激光打印是用激光射线的方式在塑封胶表面打印标识和数码。包括制造商的信息，器件代码，封装日期，可以作为识别和可追溯性。

切筋打弯

将原来连接在一起的引线框架外管脚切断分离，并将其弯曲成设计的形状，但不能破坏环氧树脂密封状态，并避免引脚扭曲变形，将切割好的产品装入料管或托盘便于转运。

检验

检验检查产品的外观是否能符合设计和标准。常见的的测试项目包括：打印字符是否清晰、正确，引脚平整性、共面行，引脚间的脚距，塑封体是否损伤、电性能及其它功能测试等。

半导体封装技术

芯片封装的实质：

传统意义的芯片封装一般指安放集成电路芯片所用的封装壳体，它同时可包含将晶圆切片与不同类型的芯片管脚架及封装材料形成不同外形的封装体的过程。从物理层面看，它的基本作用为：为集成电路芯片提供稳定的安放环境，保护芯片不受外部恶劣条件（例如灰尘，水气）的影响。从电性层面看，芯片封装同时也是芯片与外界电路进行信息交互的链路，它需要在芯片与外界电路间建立低噪声、低延迟的信号回路。

然而不论封装技术如何发展，归根到底，芯片封装技术都是采用某种连接方式把晶圆切片上的管脚与引线框架以及封装壳或者封装基板上的管脚相连构成芯片。而封装的本质就是规避外界负面因素对芯片内部电路的影响，同时将芯片与外部电路连接，当然也同样为了使芯片易于使用和运输。

芯片封装技术越来越先进，管角间距越来越小，管脚密度却越来越高，芯片封装对温度变化的耐受性越来越好，可靠性越来越高。另外一个重要的指标就是看芯片与封装面积的比例。

此外，封装技术中的一个主要问题是芯片占用面积，即芯片占用的印刷电路板（PCB）的面积。从早期的DIP封装，当前主流的CSP封装，芯片与封装的面积比可达1:1.14，已经十分接近1:1的理想值。而更先进MCM到SiP封装，从平面堆叠到垂直堆叠，芯片与封装的面积相同的情况下进一步提高性能。

各种常用封装管壳

封装管壳内部

封装技术工艺发展历程：

半导体封装技术的发展历史可划分为三个阶段。

第一阶段（20世纪70年代之前）

以通孔插装型封装为主；典型的封装形式包括最初的金属圆形(TO型)封装，以及后来的陶瓷双列直插封装(CDIP)、陶瓷-玻璃双列直插封装(Cer DIP)和塑料双列直插封装(PDIP)等；其中的PDIP,由于其性能优良、成本低廉，同时又适于大批量生产而成为这一阶段的主流产品。

第二阶段（20世纪80年代以后）

从通孔插装型封装向表面贴装型封装的转变，从平面两边引线型封装向平面四边引线型封装发展。表面贴装技术被称为电子封装领域的一场革命，得到迅猛发展。与之相适应，一些适应表面贴装技术的封装形式，如塑料有引线片式裁体（PLCC）、塑料四边引线扁平封装（PQFP）、塑料小外形封装（PSOP）以及无引线四边扁平封装（PQFN）等封装形式应运而生，迅速发展。其中的PQFP，由于密度高、引线节距小、成本低并适于表面安装，成为这一时期的主导产品。

第三阶段（20世纪90年代以后）

半导体发展进入超大规模半导体时代，特征尺寸达到0.18-0.25µm，要求半导体封装向更高密度和更高速度方向发展。因此，半导体封装的引线方式从平面四边引线型向平面球栅阵列型封装发展，引线技术从金属引线向微型焊球方向发展。

在此背景下，焊球阵列封装（BGA）获得迅猛发展，并成为主流产品。BGA按封装基板不同可分为塑料焊球阵列封装（PBGA），陶瓷焊球阵列封装（CBGA），载带焊球阵列封装（TBGA），带散热器焊球阵列封装(EBGA)，以及倒装芯片焊球阵列封装（FC-BGA）等。

为适应手机、笔记本电脑等便携式电子产品小、轻、薄、低成本等需求，在BGA的基础上又发展了芯片级封装（CSP）;CSP又包括引线框架型CSP、柔性插入板CSP、刚性插入板CSP、园片级CSP等各种形式，目前处于快速发展阶段。

同时，多芯片组件（MCM）和系统封装（SiP）也在蓬勃发展，这可能孕育着电子封装的下一场革命性变革。MCM按照基板材料的不同分为多层陶瓷基板MCM（MCM-C）、多层薄膜基板MCM（MCM-D）、多层印制板MCM（MCM-L）和厚薄膜混合基板MCM（MCM-C/D）等多种形式。SiP是为整机系统小型化的需要，提高半导体功能和密度而发展起来的。SiP使用成熟的组装和互连技术，把各种集成电路如CMOS电路、GaAs电路、SiGe电路或者光电子器件、MEMS器件以及各类无源元件如电阻、电容、电感等集成到一个封装体内，实现整机系统的功能。

目前，半导体封装处于第三阶段的成熟期与快速增长期，以BGA/CSP等主要封装形式开始进入规模化生产阶段。同时，以SiP和MCM为主要发展方向的第四次技术变革处于孕育阶段。

半导体封装材料

半导体元件的封接或封装方式分为气密性封装和树脂封装两大类，气密性封装又可分为金属封装、陶瓷封装和玻璃封装。封接和封装的目的是与外部温度、湿度、气氛等环境隔绝，除了起保护和电气绝缘作用外，同时还起向外散热及应力缓和作用。一般来说，气密性封装可靠性高，但价格也高。目前由于封装技术及材料的改进，树脂封装已占绝对优势，但在有些特殊领域（军工、航空、航天、航海等），气密性封装是必不可少的。

按封装材料可划分为：金属封装、陶瓷封装（C）、塑料封装（P）。采用前两种封装的半导体产品主要用于航天、航空及军事领域，而塑料封装的半导体产品在民用领域得到了广泛的应用。目前树脂封装已占世界集成电路封装市场的98%，97%以上的半导体器件的封装都采用树脂封装，在消费类电路和器件领域基本上是树脂封装一统天下，而90%以上的塑封料是环氧树脂塑封料和环氧液体灌封料。

芯片电学（零级封装）互连：

在一级封装中,有个很重要的步骤就是将芯片和封装体（进行电学互连的过程，通常称为芯片互连技术或者芯片组装。为了凸显其重要性，有些教科书也将其列为零级封装。也就是将芯片上的焊盘或凸点与封装体通常是引线框架用金属连接起来）。在微电子封装中,半导体器件的失效约有一是由于芯片互连引起的,其中包括芯片互连处的引线的短路和开路等，所以芯片互连对器件的可靠性非常重要。

常见的芯片电学互连有三种方式,分别是引线键合，载带自动焊和倒装焊。

通常，TAB和FC虽然互连的电学性能要比好，但是都需要额外的设备。因此,对于I/O数目较少的芯片，TAB和FC成本很高，另外，在3D封装中，由于芯片堆叠,堆叠的芯片不能都倒扣在封装体上,只能通过WB与封装体之间进行互连。基于这些原因,到目前为止,WB一直是芯片互连的主流技术,在芯片电学互连中占据非常重要的地位。

芯片电学互连（零级封装）的三种方式

引线键合（WB）

引线键合（WB）是将芯片焊盘和对应的封装体上焊盘用细金属丝一一连接起来,每次连接一根,是最简单的一种芯片电学互连技术,按照电气连接方式来看属于有线键合。

载带自动焊（TAB）

载带自动焊（TAB）是一种将IC安装和互连到柔性金属化聚合物载带上的IC组装技术。载带内引线键合到IC上,外引线键合到常规封装或者PCB上,整个过程均自动完成,因此,效率比要高。按照电气连接方式来看属于无线键合方法。

倒装焊（FC）

倒装焊（FC）是指集成电路芯片的有源面朝下与载体或基板进行连接。芯片和基板之间的互连通过芯片上的凸点结构和基板上的键合材料来实现。这样可以同时实现机械互连和电学互连。同时为了提高互连的可靠性,在芯片和基板之间加上底部填料。对于高密度的芯片,倒装焊不论在成本还是性能上都有很强的优势,是芯片电学互连的发展趋势。按照电气连接方式来看属于无线键合方法。

半导体封装的典型封装工艺简介

依据封装管脚的排布方式、芯片与PCB板连接方式以及发展的时间先后顺序，半导体封装可划分为PTH封装(Pin-Through-Hole)和SMT封装（Surface-Mount-Technology）二大类，即通常所称的插孔式（或通孔式）和表面贴装式。

针脚插装技术（PTH）：

针脚插装封装，顾名思义即在芯片与目标板的连接过程中使用插装方式，古老而经典DIP封装即属于该种封装形式。在早期集成电路中由于芯片集成度不高，芯片工作所需的输入/输出管脚数较少，所以多采用该种封装形式。DIP封装有两种衍生封装形式，即为：SiP和ZIP，只是为适应不同的应用领域，对传统DIP封装在封装壳管脚排布和形状上略有改进。

PTH封装示意图

表面贴装封装（SMT）：

PTH封装在机械连接强度上的优势毋庸质疑，但同时也带来一些负面效应。PTH封装中使用的贯通孔将大量占用PCB板有效布线面积，因此目前主流的PCB板设计中多使用表面贴片封装。

表面贴片封装有很多种类，常用的封装形式有：

小型塑封晶体管(Small Outline Transistor，SOT)
小引出线封装(Smal lOutline Package，SOP)
四方扁平无引线封装(Quad Flat No-lead Package，QFN)
薄小缩小外形封装(Thin Small Shrink Outline Package，TSSOP)
方型扁平式封装(Quad Flat Package，QFP)
方形扁平无引脚封装（QFN）

从SOT到QFN，芯片封装壳支持的管脚数越来越多，芯片封装壳的管角间距越来越小。

表面贴片封装方式的优点在于芯片封装的尺寸大大下降，芯片封装的管脚密度大大提升，与PTH封装具有相同管脚数量时，表面贴片封装的封装尺寸将远小于PTH封装。表面贴片封装只占用PCB板表层布线空间，在使用多层布线工艺时，封装占用的有效布线面积大大下降，可以大大提高PCB板布线密度和利用率。

芯片级（CSP）封装技术

CSP定义

根据J-STD-012标准的定义，CSP是指封装尺不超过裸芯片1.2倍的一种先进的封装形式。一般认为CSP技术是在对现有的芯片封装技术，尤其是对成熟的BGA封装技术做进一步技术提升的过程中，不断将各种封装尺寸进一步小型化而产生的一种封装技术。

CSP技术可以确保超大规模集成电路在高性能、高可靠性的前提下，以最低廉的成本实现封装的尺寸最接近裸芯片尺寸。与QFP封装相比，CSP封装尺寸小于管脚间距为0.5mm的QFP封装的1/10；与BGA封装相比，CSP封装尺寸约为BGA封装的1/3。

当封装尺寸固定时，若想进一步提升管脚数，则需缩小管脚间距。受制于现有工艺，不同封装形式存在工艺极限值。如BGA封装矩阵式值球最高可达1000个，但CSP封装可支持超出2000的管脚。

CSP的主要结构有内芯芯片、互连层、焊球（或凸点、焊柱）、保护层等几大部分，芯片与封装壳是在互连层实现机械连接和电性连接。其中，互连层是通过载带自动焊接或引线键合、倒装芯片等方法，来实现芯片与焊球之间的内部连接，是CSP关键组成部分。

目前有多种符合CSP定义的封装结构形式，其特点有：

CSP的芯片面积与封装面积之比与1：1的理想状况非常接近，绝对尺寸为32mm2，相当于BGA的三分之一和TSOP的六分之一，即CSP可将内存容量提高3～6倍之多。
测试结果显示，CSP可使芯片88.4%的工作热量传导至PCB，热阻为35℃/W-1，而TSOP仅能传导总热量的71.3%，热阻为40℃/W-1。
CSP所采用的中心球形引脚形式能有效地缩短信号的传导距离，信号衰减也随之减少，芯片的抗干扰、抗噪性能更强，存取时间比BGA减少15%～20%，完全能适应DDRⅡ，DRDRAM等超高频率内存芯片的实际需要。
CSP可容易地制造出超过1000根信号引脚数，即使最复杂的内存芯片都能封装，在引脚数相同的情况下，CSP的组装远比BGA容易。CSP还可进行全面老化、筛选、测试，且操作、修整方便，能获得真正的KGD（Known GoodDie已知合格芯片）芯片。

CSP封装形式主要有如下分类

芯片级封装的主要类型：

柔性基片CSP

顾名思义是采用柔性材料制成芯片载体基片，在塑料薄膜上制作金属线路，然后将芯片与之连接。柔性基片CSP产品，芯片焊盘与基片焊盘间的连接方式可以是倒装键合、TAB键合、引线键合等多种方式，不同连接方式封装工艺略有差异。

硬质基片CSP

其芯片封装载体基材为多层线路板制成，基板材质可为陶瓷或层压树脂板。

引线框架CSP

技术是由日本的Fujitsu公司首先研发成功，使用与传统封装相类似的引线框架来完成CSP封装。引线框架CSP技术使用的引线框架与传统封装引线框架的区别在于该技术使用的引线框架尺寸稍小，厚度稍薄。

微小模塑型CSP

是由日本三菱电机公司提出的一种CSP封装形式。芯片管脚通过金属导线与外部焊球连接，整个封装过程中不需使用额外引线框架，封装内芯片与焊球连接线很短，信号品质较好。

晶圆级CSP

由ChipScale公司开发。其技术特点在于直接使用晶圆制程完成芯片封装。与其他各类CSP相比，晶圆级CSP所有工艺使用相同制程完成，工艺稳定。基于上述优点，晶圆级CSP封装有望成为未来的CSP封装的主流方式。

先进封装

堆叠封装

堆叠封装技术是一种对两个以上芯片（片芯、籽芯）、封装器件或电路卡进行机械和电气组装的方法，在有限的空间内成倍提高存储器容量，或实现电子设计功能，解决空间、互连受限问题。

堆叠封装分为定制堆叠和标准商业堆叠两大类型：前者是通过芯片层次工艺高密度化，其设计和制造成本相对较高；后者采用板卡堆叠、柔性电路连接器联接、封装后堆叠、芯片堆叠式封装等方式，其成本比采用单芯片封装器件的存储器模块高平均15%～20%。应该看到，芯片堆叠式封装的成本效率最高，在一个封装体内有2～5层芯片堆叠，从而能在封装面积不变的前提下，有效利用立体空间提高存储容量，主要用于DRAM、闪存和SRAM。另外，通过堆叠TSOP可分别节约50%或77%的板级面积。

芯片堆叠封装主要强调用于堆叠的基本“元素”是晶圆切片。

多芯片封装、堆叠芯片尺寸封装、超薄堆叠芯片尺寸封装等均属于芯片堆叠封装的范畴。芯片堆叠封装技术优势在于采用减薄后的晶圆切片可使封装的高度更低。

堆叠封装有两种不同的表现形式，即PoP堆叠(Package on Package，PoP)和PiP堆叠（Package in Package Stacking，PiP）。

PoP堆叠使用经过完整测试且封装完整的芯片，其制作方式是将完整的单芯片或堆叠芯片堆叠到另外一片完整单芯片或堆叠芯片的上部。其优势在于参与堆叠的基本“元素”为成品芯片，所以该技术理论上可将符合堆叠要求的任意芯片进行堆叠。

PiP堆叠使用经过简单测试的内部堆叠模块和基本组装封装作为基本堆叠模块，但受限于内部堆叠模块和基本组装封装的低良率，PiP堆叠成品良率较差。但PiP的优势也十分明显，即在堆叠中可使用焊接工艺实现堆叠连接，成本较为低廉。

PoP封装外形高度高于PiP封装，但是装配前各个器件可以单独完整测试，封装后的成品良率较好。

堆叠封装技术中封装后成品体积最小的应属3D封装技术。

3D封装可以在更小，更薄的封装壳内封装更多的芯片。按照结构3D封装可分为芯片堆叠封装和封装堆叠封装。

晶圆级封装（WLP）

WLP的优势：

晶圆级封装（WLP）就是在封装过程中大部分工艺过程都是对晶圆（大圆片）进行操作，对晶圆级封装（WLP）的需求不仅受到更小封装尺寸和高度的要求，还必须满足简化供应链和降低总体成本，并提高整体性能的要求。

晶圆级封装提供了倒装芯片这一具有极大优势的技术，倒装芯片中芯片面朝下对着印刷电路板（PCB），可以实现最短的电路径，这也保证了更高的速度，降低成本是晶圆级封装的另一个推动力量。

器件采用批量封装，整个晶圆能够实现一次全部封装。在给定晶片上封装器件的成本不会随着每片晶片的裸片数量而改变，因为所有工艺都是用掩模工艺进行的加成和减法的步骤。

WLP技术的两种类型：

总体来说，WLP技术有两种类型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圆级封装。

传统扇入WLP在晶圆未切割时就已经形成。在裸片上，最终的封装器件的二维平面尺寸与芯片本身尺寸相同。器件完全封装后可以实现器件的单一化分离（singulation）。因此，扇入式WLP是一种独特的封装形式，并具有真正裸片尺寸的显著特点。具有扇入设计的WLP通常用于低输入/输出（I/O）数量（一般小于400）和较小裸片尺寸的工艺当中。

另一方面，随着封装技术的发展，逐渐出现了扇出式WLP。扇出WLP初始用于将独立的裸片重新组装或重新配置到晶圆工艺中，并以此为基础，通过批量处理、构建和金属化结构，如传统的扇入式WLP后端处理，以形成最终封装。

扇出式WLP可根据工艺过程分为芯片先上（Die First）和芯片后上（Die Last）,芯片先上工艺，简单地说就是先把芯片放上，再做布线（RDL），芯片后上就是先做布线，测试合格的单元再把芯片放上去，芯片后上工艺的优点就是可以提高合格芯片的利用率以提高成品率，但工艺相对复杂。eWLB就是典型的芯片先上的Fan out工艺，长电科技星科金朋的Fan-out,安靠（Amkor）的葡萄牙工厂均采用的芯片先上的工艺。TSMC的INFO也是芯片先上的Fan-out产品。安靠和ASE也都有自己成熟的芯片后上的Fan-out工艺。

在电子设备的发展历史中，WLP封装技术的推广产生了很多全新的产品。

例如得益于WLP的使用，摩托罗拉能够推出其RAZR手机，该手机也是其推出时最薄的手机。最新型号的iPhone采用了超过50颗WLP，智能手机是WLP发展的最大推动力。

随着金线价格的上涨，一些公司也正在考虑采用WLP作为低成本替代方案，而不是采用引线键合封装，尤其是针对更高引脚数的器件。最近几年中，WLP也已经被广泛用于图像传感器的应用中。目前，硅通孔（TSV）技术已被纳入用于封装图像传感器的WLP解决方案。其他更新的封装技术也在逐渐发展，并与现有的WLP技术进行整合，例如三维（3D）集成技术。

2.5D/3D先进封装集成工艺

新兴的2.5D和3D技术有望扩展到倒装芯片和晶圆级封装工艺中。通过使用硅中介层（Interposers）和硅通孔（TSV）技术，可以将多个芯片进行垂直堆叠。TSV堆叠技术实现了在不增加IC平面尺寸的情况下，融合更多的功能到IC中，允许将更大量的功能封装到IC中而不必增加其平面尺寸，并且硅中介层用于缩短通过集成电路中的一些关键电通路来实现更快的输入和输出。因此，使用先进封装技术封装的应用处理器和内存芯片将比使用旧技术封装的芯片小约30%或40%，比使用旧技术封装的芯片快2～3倍，并且可以节省高达40%或者更多的功率。

2.5D和3D技术的复杂性以及生产这些芯片的IC制造商（Fab）和外包封装/测试厂商的经济性意味着IDM和代工厂仍需要处理前端工作，而外包封装/测试厂商仍然最适合处理后端过程，比如通过露出、凸点、堆叠和测试。外包封装/测试厂商的工艺与生产主要依赖于内插件的制造，这是一种对技术要求较低的成本敏感型工艺。

三维封装可以更高效地利用硅片，达到更高的“硅片效率”。硅片效率是指堆叠中的总基板面积与占地面积的比率。因此，与其他2D封装技术相比，3D技术的硅效率超过了100%。而在延迟方面，需要通过缩短互连长度来减少互连相关的寄生电容和电感，从而来减少信号传播延迟。而在3D技术中，电子元件相互靠得很近，所以延迟会更少。相类似，3D技术在降低噪声和降低功耗方面的作用在于减少互连长度，从而减少相关寄生效应，从而转化为性能改进，并更大程度的降低成本。此外，采用3D技术在降低功耗的同时，可以使3D器件以更高的频率运行，而3D器件的寄生效应、尺寸和噪声的降低可实现更高的每秒转换速率，从而提高整体系统性能。

3D集成技术作为2010年以来得到重点关注和广泛应用的封装技术，通过用3D设备取代单芯片封装，可以实现相当大的尺寸和重量降低。这些减少量的大小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。据报道，与传统封装相比，使用3D技术可以实现40～50倍的尺寸和重量减少。

举例来说，德州仪器（TI）的3D裸片封装与离散和平面封装（MCM）之间的体积和重量相比，可以减少5～6倍的体积，并且在分立封装技术上可以减少10～20倍。此外，与MCM技术相比，重量减少2～13倍，与分立元件相比，重量减少3～19倍。此外，封装技术中的一个主要问题是芯片占用面积，即芯片占用的印刷电路板（PCB）的面积。在采用MCM的情况下，芯片占用面积减少20%～90%，这主要是因为裸片的使用。

系统级封装SiP技术

SiP是半导体封装领域的最高端的一种新型封装技术，将一个或多个IC芯片及被动元件整合在一个封装中，综合了现有的芯核资源和半导体生产工艺的优势。SiP是为整机系统小型化的需要，提高半导体功能和密度而发展起来的。SiP使用成熟的组装和互连技术，把各种集成电路如CMOS电路、GaAs电路、SiGe电路或者光电子器件、MEMS器件以及各类无源元件如电阻、电容、电感等集成到一个封装体内。

自从1960年代以来，集成电路的封装形式经历了从双列直插、四周扁平封装、焊球阵列封装和圆片级封装、芯片尺寸封装等阶段。而小型化、轻量化、高性能、多功能、高可靠性和低成本的电子产品的总体发展趋势使得单一芯片上的晶体管数目不再是面临的主要挑战，而是要发展更先进的封装及时来满足产品轻、薄、短、小以及与系统整合的需求，这也使得在独立的系统（芯片或者模块）内充分实现芯片的功能成为需要克服的障碍。这样的背景是SiP逐渐成为近年来集成电路研发机构和半导体厂商的重点研究对象。SiP作为一种全新的集成方法和封装技术，具有一系列独特的技术优势，满足了当今电子产品更轻、更小和更薄的发展需求，在微电子领域具有广阔的应用市场和发展前景。

SiP/SoP

近年来，随着消费类电子产品（尤其是移动通信电子产品）的飞速发展，使得三维高密度系统级封装（3D SiP，System in Package/SoP，System on Package）成为了实现高性能、低功耗、小型化、异质工艺集成、低成本的系统集成电子产品的重要技术方案，国际半导体技术路线（ITRS）已经明确SiP/SoP将是未来超越摩尔（More than Moore）定律的主要技术。SiP从结构方向上可以分为两类基本的形式，一类是多块芯片平面排布的二维封装结构（2D SiP），另一类是芯片垂直叠装的三维封装/集成结构（3D SiP）。

在2D SiP结构中，芯片并排水平贴装在基板上的，贴装不受芯片尺寸大小的限制,工艺相对简单和成熟，但其封装面积相应地比较大，封装效率比较低。3DSiP可实现较高的封装效率，能最大限度地发挥SiP的技术优势，是实现系统集成的最为有效的技术途径，实际上涉及多种先进的封装技术，包括封装堆叠（PoP）、芯片堆叠（CoC）、硅通孔（TSV）、埋入式基板（Embedded Substrate）等，也涉及引线键合、倒装芯片、微凸点等其他封装工艺。3DSiP的基本概念正是将可能实现的多种功能集成于一个系统中，包括微处理器、存储器、模拟电路、电源转化模块、光电器件等，还可能将散热通道等部件也集成在封装中，最大程度的体现SiP的技术优势。

系统级封装技术可以解决目前我们遇到的很多问题，其优势也是越来越明显，如产品设计的小型化、功能丰富化、产品可靠性等，产品制造也越来越极致，尤为重要的是，提高了生产效率，并大幅降低了生产成本。当然，难点也是存在的，系统级封装的实现，需要各节点所有技术，而不是某一技术所能实现的，这对封装企业来说，就需要有足够的封装技术积累及可靠的封装平台支撑，如高密度模组技术、晶圆级封装技术等。

多芯片组件（MCM）

多芯片组件(MCM)属于系统级封装，是电子封装技术层面的大突破。MCM是指一个封装体中包含通过基板互连起来，共同构成整个系统的封装形式的两个或两个以上的芯片。并为组件中的所有芯片提供信号互连、I/O管理、热控制、机械支撑和环境保护等条件。根据所用多层布线基板的类型不同，MCM可分为叠层多芯片组件(MCM-L)、陶瓷多芯片组件(MCM-C)、淀积多芯片组件(MCM-D)以及混合多芯片组件(MCM–C/D)等。

多芯片封装技术从某种程度上而言可以减少由芯片功能过于复杂带来的研发压力。由于多芯片方案可以使用完全独立的成熟芯片搭建系统，无论从成本角度还是从技术角度考虑，单芯片方案的研发难度远大于多芯片方案。现阶段产品发展的趋势为小型化便携式产品，产品外部尺寸的缩小将压缩芯片可用布线空间，这就迫使封装技术改善封装的尺寸来适应更小型的产品。

来源：半导体封装工程师之家