重磅！挺进1nm！

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本文由半导体产业纵横综合

台积电和美国麻省理工学院等合作研发的2D半导体材料，可以帮助台积电实现1nm 及以下工艺制程。

台积电（TSMC）的1nm芯片制程技术正逐渐成形。在今年夏天公布其与美国麻省理工学院（MIT）和国立台湾大学（NTU）合作的结果后，台积电据传正计划在桃园打造1nm晶圆厂。据悉，新的1nm芯片生产设施将落脚桃园龙潭科学园区，台积电至今已在该科学园区经营两座半导体封测厂。

除了该公司的3nm芯片将于今年第四季度进入量产，台积电3nm制程节点的升级版—N3E也宣称将在2023年下半年开始实现商用化生产。接下来，到2025年时在其位于新竹的宝山厂量产2nm芯片也备受期待。而相较于其3nm芯片，预计台积电的2nm芯片处理速度可望提高10%至15%，同时功耗也可望降低25%至30%。

据悉，台积电超越3nm制程节点的先进制造技术目前正处于“探路”(pathfinding）阶段。然而，台积电在1nm技术取得突破这一事实则是一大关键进展。

随着半导体制程技术持续微缩，日益增加触点的电阻，因此，台积电和其他大型晶圆厂正致力于寻找具有极低电阻、可传输大电流且能用于量产的触点材料。今年5月，台积电宣布与MIT和NTU合作开发1nm制程节点的关键材料，但早前也曾为此澄清说，这些突破性进展并不一定能很快地用于商业化芯片生产。

在MIT、台湾大学和台积电共同发表的研究论文中描述了由金属诱导导电间隙而引发的制造挑战，以及单层技术如何受到这些金属诱导间隙的影响。此外，文中并建议采用后过渡金属铋和半导体单层过渡金属二硫化物以缩减间隙的尺寸，从而生产出比以往更小尺寸的2D晶体管。

图2：结合半导体金属铋电极与2D材料，有助于显著降低触点的电阻并增加电流传导。（来源：NTU ）

这项突破涉及一系列新材料，使其可在芯片中创建单层或2D晶体管，从而透过与层数匹配的因子来微缩整体密度。

二维材料，是指电子仅可在两个维度的纳米尺度（1-100nm）上自由运动（平面运动）的材料，如纳米薄膜、超晶格、量子阱。以石墨烯为代表的二维层状材料（two-dimensional layered materials，2DLMs）具有独特的电学、光学、力学、热学等性质，在电子、光电子、能源、环境、航空航天等领域具有广阔的应用前景。

在石墨烯被发现后，由于二维过渡金属硫族化合物（TMDCs）具有类似的结构，成为一种新型的类石墨烯材料。因此，除去石墨烯外，以过渡金属硫族化合物为代表的有MoS2、WS2、WSe2以及黑磷等材料，也被认为是2D材料。其中，研究最广泛的是二硫化钼MoS2。

台积电和MIT的团队已经采用包括二硫化钼（MoS2)、二硫化钨（WS2）和二硒化钨（WSe2）等各种现有半导体材料，展现其所实现的低触点电阻。理论上，与二硫化钼相比，电子应该更快的穿过二硫化钨（另一种 2D 材料）。但在英特尔的实验中，二硫化钼器件更胜一筹。

随着基于Si的晶体管沟道越来越小，即使栅极上没有电压，电流也开始在其上泄漏。随着每一代技术的发展，这种效应被称为短沟道效应，情况也变得越来越糟，危害了进一步的栅极长度定标。当今的主流晶体管技术FinFET在某种程度上抵消了这种影响。在这种晶体管架构中，鳍状沟道区可以做得更薄，并且栅极在不止一侧上包围沟道。这使得栅极电压更容易控制基于Si的沟道内载流子的流动。即将到来的向纳米片晶体管的过渡，栅极现在四面八方围绕着通道，进一步建立在这个想法的基础上，提供了更好的静电控制。但是，当缩放到3nm以上时，问题再次出现。这就是高机动性WS2和MoS2可以支持的地方。它们可以被构造成几个甚至单个原子层，从而提供了提供非常薄的沟道区域的可能性。这极大地限制了电流流动的路径，从而在关闭设备时使电荷载流子更难泄漏。因此，它们有望实现最终的栅极长度缩放（10nm以下），而无需担心短沟道效应。

使用非晶硅材料有助于实现小至1nm的晶体管。然而，正如台积电研究人员坦言，在未来几年内还不太可能导入使用于1nm制程节点。然而，为了实现1nm制程几何结构寻找合适晶体管结构与材料的任务本身已是一项令人振奋的进展。

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