【半导光电】如何解决芯片封装散热问题

来源:今日光电发布时间:2022-11-261771浏览

有人说，20世纪是电的世纪，21世纪是光的世纪；知光解电，再小的个体都可以被赋能。欢迎来到今日光电！

----与智者为伍为创新赋能----（With wisdom for innovation）

工程师们正在寻找从复杂模块中有效散热的方法。

将多个芯片并排置于同一封装中可以缓解热问题，但随着公司进一步深入研究芯片堆叠和更密集的封装，以提高性能和降低功率，他们正在与一系列与热有关的新问题作斗争。

先进封装芯片不仅能满足高性能计算、人工智能、功率密度增长等的需求，同时先进封装的散热问题也变得复杂。因为一个芯片上的热点会影响到邻近芯片的热量分布。芯片之间的互连速度在模块中也比在SoC中要慢。

西门子数字工业软件公司电子和半导体行业负责人John Parry说："在世界进入多核等领域之前，你面对的是一个芯片，其最大功率约为每平方厘米150瓦，这是一个单点热源。你可以在所有三个方向上散热，所以你可以达到一些相当高的功率密度。但是，当你有一个芯片，把另一个芯片放在它旁边，然后再把另一个芯片放在它旁边，它们会相互加热。这意味着你不能容忍每块芯片有相同的功率水平，这使得热能挑战变得更加困难"。

这是3D-IC堆叠在市场上进展缓慢的主要原因之一。虽然从电源效率和集成的角度来看，这个概念是有意义的——-在3D NAND和HBM中运行良好——但当逻辑被包括在内时，就是另一回事了。逻辑芯片产生热量，逻辑越密集，处理元件的利用率越高，热量就越大。这使得逻辑堆叠变得罕见，这解释了2.5D倒装芯片BGA和扇出设计的流行（见图1）。

图1：为了满足功率密度、带宽和热耗散的要求，高密度VIPack平台包括六种架构中基于RDL和TSV的互连。资料来源：ASE。

选择正确的封装

对于芯片设计者而言，封装方式多种多样。但芯片集成的性能至关重要。硅、TSV、铜柱等组件都有不同的热膨胀系数（TCE），这影响了组装产量和长期可靠性。

若你要以更高频率进行开启和闭合，那么有可能遇到热循环的问题。印刷电路板、焊球和硅都会以不同的速度膨胀和收缩。因此，在封装的角落里看到热循环故障是很正常的，那里的焊球可能会开裂。因此，人们可能会在那里安置额外的地线或额外的电源。

目前流行的带有CPU和HBM的倒装BGA封装面积约为2500 平方毫米。Onto Innovation软件产品管理主管Mike McIntyre说:“我们看到一个大芯片可能会变成四个或五个小芯片。所以必须拥有更多的I/O，才能使得这些芯片相互通信。因此你可以分配热量。

最终，散热是一个在系统层面才能处理的问题，它伴随着一系列的权衡。

事实上，有些器件非常复杂，以至于很难轻易更换元件，以便为特定领域的应用定制这些设备。这就是为什么许多先进的封装产品是用于非常大批量或价格弹性的元件，如服务器芯片。

芯片模块模拟和测试的进展

尽管如此，工程师们正在寻找新的方法，在封装模块制造之前进行封装可靠性的热分析。例如，西门子提供了一个基于双ASIC的模块的例子，该模块在BGA封装的多层有机基材上安装了一个扇出式再分布层（RDL）。它使用了两个模型，一个用于基于RDL的WLP，另一个用于多层有机衬底的BGA。这些封装模型是参数化的，包括在引入EDA信息之前的衬底层堆叠和BGA，并能实现早期材料评估和芯片放置选择。接下来，EDA数据被导入，对于每个模型，材料图能够对所有层中的铜分布进行详细的热描述。最终的热耗散模拟（见图2）考虑了所有的材料，除了金属盖、TIM和底部填充材料。

图2：两个ASIC的热力模型，采用RDL扇出式WLP和有机BGA的单独热力模型，显示了热量通过基板和互连并向金属盖上升的顶部和横截面图。资料来源。西门子

JCET技术营销总监Eric Ouyang与JCET和Meta的工程师一起，比较了单片芯片、多芯片模块、2.5D插板和3D堆叠芯片与一个ASIC和两个SRAM的热性能。苹果对苹果的比较使服务器环境、带真空室的散热器和TIM保持不变。在热方面，2.5D和MCM比3D或单片芯片表现更好。Ouyang和JCET的同事设计了一个电阻矩阵和功率包络图（见图3），可以在早期模块设计中使用，以确定在耗时的热模拟之前，不同芯片的输入功率水平和设定的结温是否可以可靠地结合。如图所示，一个安全区域突出了每个芯片上满足可靠性标准的功率范围。

Ouyang解释说，在设计过程中，电路设计师可能对放置在模块中的各种芯片的功率水平有一个概念，但可能不知道这些功率水平是否在可靠性范围内。该图确定了一个小芯片模块中最多三个芯片的安全功率区域。该团队已经为更多的芯片开发了一个自动功率计算器。

图3：在一个2.5D内衬布局中，红色区域代表了一个ASIC和两个SRAM芯片的安全功率水平，保持Tj-Ta<95℃。资料来源。JCET

量化热阻

我们能够理解热量是如何通过硅芯片、电路板、胶水、TIM或封装盖进行传导，同时采用温差和功率函数这种标准方法，来跟踪温度和电阻值。

"JCET的Ouyang说："热路径由三个关键值来量化--从器件结点到环境的热阻，从结点到外壳[在封装顶部]的热阻，以及从结点到电路板的热阻。他指出，至少，JCET的客户需要θja、θjc和θjb，然后他们在系统设计中使用。他们可能会要求一个给定的热阻不超过一个特定的值，并要求封装设计提供该性能。(详见JEDEC的JESD51-12，报告和使用封装热信息的指南）。

图4：从芯片到封装到电路板的热阻可量化封装的散热能力。资料来源。JCET

热模拟是探索选择和搭配材料的最经济的方法。通过对工作状态下的芯片进行模拟，我们通常会发现一个或多个热点，因此我们可以在热点下方的基材中加入铜，以利散热；或改变封装材料，增加散热器。系统集成商可能会指定热阻θja、θjc和θjb不得超过某些数值。通常情况下，硅结点温度要保持在125℃以下。

在模拟完成之后，封装厂进行实验设计（DOE），以得出最终的封装方案。

选择TIM

在封装中，90%以上的热量通过封装从芯片的顶部散发到散热器，通常是以阳极氧化铝为基础的垂直鳍片。具有高导热性的热界面材料（TIM）被放置在芯片和封装之间，以帮助传递热量。用于CPU的下一代TIM包括金属片合金（如铟和锡），以及银烧结锡，其传导率分别为60W/m-K和50W/m-K。

随着厂商将SoC向chiplet工艺过渡，所以需要有更多不同性质和厚度的TIM。

Amkor公司的高级研发总监YoungDo Kweon表示，对于高密度系统来说，芯片和封装之间的TIM的热阻对封装模块的整体热阻影响更大。功率趋势正在急剧增加，特别是对于逻辑，所以我们关注保持低结温以确保半导体可靠运行。虽然TIM供应商为其材料提供热阻值，但实际上，从芯片到封装的热阻（θjc），受组装过程本身的影响，包括芯片和TIM之间的结合质量和接触面积。他指出，在受控环境中用实际的组装工具和粘合材料进行测试，对于了解实际的热性能和选择最佳的TIM供客户鉴定至关重要。

空隙是一个特别的问题。西门子公司Parry说“封装中的材料的运用，是一个大挑战，我们已经知道了粘合剂或胶水的材料属性，以及材料润湿表面的方式，会影响材料呈现的整体热阻，即接触电阻。这在很大程度上取决于材料如何流入表面，而不产生缺陷。如果有遗漏的地方没有被胶水填充，就会对热流造成额外的阻力。”

以不同方式处理热问题

芯片制造商正在想方设法解决散热问题。Keysight Technologies的内存解决方案项目经理Randy White说:“封装方式不变，如果你将芯片尺寸面积缩小四分之一，速度就会加快。这可能会出现一些信号完整性差异。因为外部封装的键合线会进入芯片，线越长电感越大，所以存在电气性能这一部分。那么，如何在一个足够小的空间里消耗那么多能量的?这是另一个需要研究的关键参数。”

这导致了对前沿的键合研究的大量投资，似乎关注在混合键合上。但是混合键合的成本很高，它仍然局限于高性能处理器类型的应用，台积电是目前唯一提供这种技术的公司之一。不过，在CMOS芯片或硅基氮化镓上结合光子的前景很广阔。

结论

先进封装的初始理念是，它将像乐高积木一样工作--在不同工艺节点上开发的芯片可以组装在一起，热问题将得到缓解。但这是有代价的。从性能和功率的角度来看，信号需要传播的距离是很重要的，而电路总是开着，或者需要保持部分开着，都会影响热性能。为了提高产量和灵活性而将芯片分成多个部分，并不像看起来那么简单。封装中的每一个互连必须被优化，热点不再局限于单个芯片。

早期的建模工具可用于排除芯片的不同组合，为复杂模块的设计者提供了很大的推动力。在这个功率密度不断提高的时代，热模拟和新TIM的引入仍将必不可少。

来源：半导体封装工程师之家