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集微网报道 近日，上海立芯软件科技有限公司（简称：上海立芯）正式对外发布两款商用工具——自动化布图规划工具LePlan和布局及物理优化工具LePlace，实现了国产数字后端工具自主化技术的突破，填补了本土EDA的后端重要单点核心技术的市场空缺，为国内芯片业界进一步实现数字后端设计全国产化提供了重要支撑。目前，两款工具均已通过业内知名客户的验证且获得采购。
自2018年以来，随着国内产业链自主可控意识的觉醒，海内外人才不断聚集，新锐EDA企业如雨后春笋般涌现。在竞相角逐的EDA赛道上，为何上海立芯能率先取得关键突破？这主要源于其独特的学术界+工业界背景的成建制团队。作为国内首批拥有完全自主知识产权的数字电路布局布线和逻辑综合工具提供商，上海立芯已成功占据国产数字设计全流程EDA工具链的重要一环。
LePlan∣数字电路自动化布图规划工具长期以来，在数字芯片后端设计的布图规划（floorplanning）阶段，芯片设计企业往往依赖设计人员的自身经验摆放宏单元。然而，随着集成电路设计规模的急剧增加，这种方式愈显力不从心，具有创新性优化算法的自动化布图规划工具的重要性随之凸显。
上海立芯敏锐地捕捉到客户的迫切需求，迅速推出创新性产品LePlan，成为国内首批经客户验证且商用的数字电路自动化布图规划工具，为国产数字电路设计EDA全流程工具的破局提供了新的思路。
这款工具的众多优秀特性在当前客户的实际应用中充分显现。
在数据流分析方面，其具备多模式及可视化的数据流分析方法，并由数据流驱动布局，对设计中的关键时序路径做精细化分析，实现更优的性能指标；
在布图规划探索方面，基于机器学习的智能规划探索算法，针对拥塞、线长、时序、宏单元规整性等多个优化指标，可提供多种探索方式并持续迭代出多种高质量的布图规划方案，帮助用户实现优中选优。
此外，LePlan独特的内置原型设计，可实现混合尺寸布局和宏单元自动对齐，具有对拥塞、线长、时序等进行精准预估以及计算的功能，可以保证设计的可绕通性和时序的可收敛性，并极大地减少了用户对宏单元摆放的人工干预，从而加速设计迭代。
图1 LePlan图形界面
上海立芯董事长陈建利博士表示，“LePlan工具针对性地破解了传统手工布图规划难以解决的耗时和收敛性差等难题，提供基于数据流分析和智能探索达到最快收敛的布图规划方案，旨在助力数字电路设计实现更具挑战性的PPA要求。特别值得一提的是，LePlan还高度融合立芯的后端布局布线技术，有效地提高floorplan的质量”。
图2 LePlan生成的多种可视化布图方案
目前，LePlan工具已通过数家知名芯片设计公司的验证，并获得数百万金额的采购订单。
青芯半导体是LePlan工具的首批采购客户之一。作为一家专注于40nm-5nm工艺的超大规模复杂SoC/ASIC芯片设计公司，青芯半导体提供从芯片定义到GDS tapeout的全流程一站式解决方案，在高性能互联、AI异构计算、3DIC近存计算、信息安全等领域，已成功流片十余款芯片。
青芯CEO杨浩表示，“在日益复杂的大规模SOC芯片设计中，高质量及全局化的floorplan是达成PPA的关键。LePlan工具强大的自动化floorplan功能，已在我们的多个芯片设计流程中成功验证。LePlan工具强大的数据流分析能快速找出大规模复杂设计的关键路径，并对它们进行优先级排序，迅速找出最优floorplan方案，从而将以往工程师需数周甚至数月反复迭代才能完成的PPA优化工作缩短至数天。同时，LePlan工具的自动floorplan功能还充分考虑了工程设计中的绝大部分设计规则，能直接应用于实际芯片tapeout设计，这也是我们决定将LePlan融入设计开发流程的关键原因。”
青芯半导体的技术专家以实例进一步说明，“对于我们某款12nm芯片的后端设计PPA，资深工程师经数轮反复迭代（含手工布图、布局和布线）的总耗时约4-6周（38个宏单元），而使用自动化工具LePlan 3小时不到就能完成布图规划，2天内完成其余后端设计流程，且时序结果较手工布图平均改善25%以上。另两款12nm芯片的后端设计更为复杂（分别有175个和305个宏单元），面对如此复杂且数量巨大的宏单元，即使是拥有10余年经验的资深后端设计工程师，仍需6-10周的反复迭代，才能逐步逼近目标PPA。我们使用LePlan经过两轮迭代，即实现时序和拥塞较手工布图平均30%以上的优化，在达成目标PPA的同时，总线长、标准单元面积、静态功耗等方面也表现出色。LePlan对于提升青芯后端团队的整体效率以及对年轻工程师的帮助是巨大的”。
LePlace∣数字电路布局及物理优化工具在芯片设计环节中，数字后端布局布线的复杂度最高，工作量也最大。布局布线工具需要针对一系列复杂优化问题设计一整套算法。算法的好坏和实现的差异会影响整个工具在实际运行过程中的速度、精度和质量，因而体现了物理设计EDA供应商的核心竞争力。
上海立芯推出的
LePlace是一款支持成熟及先进工艺的数字电路布局及物理优化工具，拥有创新的布局布线技术和物理优化算法。该产品主要用于超大规模集成电路布局，内嵌创新性的拥塞驱动、时序驱动的布局技术，拥有全局布线、布局合法化、静态时序分析、物理优化等齐全功能，支持千万门级网表的优化，以及具有基于机器学习模型的加速优化，可高效处理拥塞、时序和面积等问题并实现快速收敛，加速高性能复杂设计的迭代。
图3 LePlace主要功能
LePlace工具是上海立芯集聚顶尖的自主化布局技术，结合工业应用需求而研发的。该工具有着良好的稳健性和可扩展性。在全局布局中，LePlace可同时针对多个不同的优化目标建立严格的数学模型并使用创新的算法进行优化求解。在合法化中，LePlace拥有高效处理先进制程约束的能力，在解决FinFET技术所引起的多高度单元合法化问题上有着极佳表现。
强大的算法实现能力是LePlace工具的核心优势。LePlace布局及物理优化工具可处理千万级的单元规模（百亿级晶体管），其核心算法获得了国际业界的高度认可，有力推动了国际集成电路布局算法的发展。
图4 LePlace图形界面
陈建利博士表示：“EDA工具好不好用，重点看关键技术性能的表现。”在客户的CPU、GPU、DSP、DDR、Video等典型设计例子中，LePlace在时序、拥塞、面积优化等方面已与标杆工具相当，甚至在一些设计实例中较标杆工具有5%-10%的优化提升。
图5 LePlace与标杆工具性能比较
目前，LePlace工具已获得数千万金额的采购订单，并已深度介入高端芯片设计流程。同时，有数家设计公司正在开展工具评估，后续将助力更多芯片设计公司。
为本土EDA自主化攻坚难关EDA在业界素来有着“芯片之母”的美誉，是芯片设计的基石。近年来，随着中美芯片之争的不断加剧，国内对EDA自主化的呼声愈加高涨。然而，由于中国EDA行业起步较晚，不免受到来自技术、专利、市场各个层面的艰难挑战。
在各类EDA工具中，布局布线和逻辑综合工具被公认为集成电路设计EDA工具最关键、最难攻克的技术难题之一，国内极少公司从事这方面的研发。正是在这样的处境下，上海立芯以实现中国EDA工具自主化为使命，聚焦数字设计前后端全流程EDA工具的研发战略，立志为中国高端芯片设计提供先进的自动化工具。
在率先推出两款经过客户验证且商用的工具产品——自动化布图规划工具LePlan和布局及物理优化工具LePlace后，
上海立芯正在积极开发和测试并将陆续发布时钟树综合工具LeCTS、布线工具LeRoute和逻辑综合工具LeSynth，最终形成覆盖数字电路设计前后端全流程的EDA工具系列。
图6 LeCompiler产品系列
整体而言，上海立芯着力打造的LeCompiler系列产品基于高度融合的RTL-to-GDSII理念，以统一的数据模型构建独特架构，着重于逻辑综合、布局布线等多步骤的协同优化，以应对数字芯片前沿设计带来的PPA挑战。
作为一家成立仅两年的EDA创业公司，上海立芯有着强大的研发团队，凭借独特的学术界+工业界背景的成建制团队，得以快速取得实质性突破。其核心团队由海内外知名学者和资深技术专家组成，在集成电路设计EDA工具领域拥有平均超过20余年的理论研究、技术开发和商业化经验。
历经两年的快速发展，上海立芯已形成上海、福州、北京三地研发中心的布局，聚集上百人规模的优秀研发和支持团队，包括来自清华、北大、复旦、中科大、UIUC、UCLA、华为天才少年计划人选等多背景人才，硕博比例超过三分之二。此外，上海立芯还与业内合作伙伴先后联合承担了三项科技部国家重点研发计划。
从长远来看，面对日益复杂的国际形势和行业动局，业界想要实现数字设计全流程EDA工具链的自主可控，任重而道远，唯有全产业链协作方能持续破局。这不仅需要产业头部客户的深度支持，还需EDA厂商们携手并进，实现不同流程工具间的融合。期待上海立芯在已推出的两款商用工具的基础上，加快推出数字设计全流程工具LeCompiler系列产品，为中国自主可控的芯片研发生态贡献更大力量！
（如有兴趣进一步了解上海立芯的产品，请联系info@ledatech.cn）
图源｜网络
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