英特尔谈晶圆代工，Chiplet和3D封装

在本周举办的Hot Chips 大会上，英特尔CEO Pat Gelsinger自 2012 年以来首次在该定会上发表讲话。过去多年里，Gelsinger 长期担任英特尔首席技术官和其数据中心集团的前任总经理，他从英特尔的创始人那里学到了这一点，并在最近几年重新担任其首席执行官，以扭转这家芯片制造商的局面。

十年前，在英特尔任职30 年的Gelsinger 离开了，然后担任 VMware 首席执行官，但他却继续鼓吹， X86 芯片统治数据中心。然而，他也认识到 IT 环境正在迅速变化，云和移动是行动的方向，大数据正在影响硬件设计，硬件和软件的协同设计变得越来越重要。

Gelsinger在Hot Chips的第二天回到了虚拟舞台，很多事情都与十年前的预期不同。英特尔仍然在数据中心和个人电脑市场占据主导地位——尽管不如前几年——但它已经出售了很多软件和内存业务，尽管它已经涉足 FPGA 和 GPU 等加速器，并正在深入推进云，到边缘。

英特尔还参与了竞争更加激烈的半导体市场，AMD和Arm 不断壮大，英伟达将自己确立为越来越重要的数据中心玩家，以及像数据处理单元 (DPU) 这样的专用芯片环境。包括英特尔在内的 IT 供应商也正遭受由流行病引发的供应链问题和不确定的全球经济。

最重要的是，英特尔一直在努力遵守其 CPU 路线图，并目睹竞争对手在 7 纳米和 5 纳米工艺制造等领域超越它。

Gelsinger 没有放弃制造，而是全力以赴，当中包括投资 200 亿美元新建晶圆厂，并将其代工业务扩展到一个名为英特尔代工服务（ntel Foundry Services ）的新业务部门，该部门与公司的其他部门相同，并附有自己的损益表。

Gelsinger 在他的 Hot Chips 主题演讲中关注的正是这项新的代工服务业务，他将其视为 IT 领域持续发展的关键参与者，其中软件是核心，硬件是确保性能和功能的关键。应用程序。他说，四大技术核心是计算、连接、基础设施和人工智能，所有这些都相互促进。

“我拥有的计算能力越多，我能做的事情就越多，”Gelsinger 说。“我拥有的基础设施越多，我可以存储的数据就越多，我拥有的数据越多，我可以进行的学习和训练就越多。互相加强对方。那就是加快步伐。我们看到我们所拥有的的核心技术越来越多地让我们在我们所做工作的各个方面从物理世界连接到数字世界。在技术驱动的所有数字化事物之下，依靠的是半导体。我们所处的时代，越来越多的半导体被代工商业模式所支持。”

然而，晶圆代工的想法正在让位于系统代工，机架成为系统，系统成为多个裸片和小芯片的封装。2.5 和 3D 小芯片封装需要更多类型的技术，小芯片和其他 IP 在封装上结合在一起，以帮助在系统代工厂中创建下一代设计，这就是 Gelsinger 所说的英特尔的目标——围绕这些技术推动生态系统新技术使设计师能够进行大规模创新。

毫不奇怪，英特尔的 CEO 认为摩尔定律（许多行业观察家认为该定律正在放缓）是这一切的基础。Gelsinger 表示，目前芯片封装上有 1000 亿个晶体管，到本世纪末将增长到 1 万亿个。他指出，英特尔去年推出的RibbonFET 晶体管结构和 Power VIA电源传输系统等技术，以及使用High NA EUV 光刻和 2.5 和 3D 封装等技术为实现 1 万亿晶体管开辟了道路。

其他封装技术，如嵌入式多芯片互连桥 (EBIM) 有助于将更多组件连接在一起，以及用于逻辑堆叠的 Foveros 将使英特尔能够将更多功能带入设计密集的封装中。像“Meteor Lake”这样的新芯片——将于明年推出——之后“Arrow Lake”将利用这些芯技术。即将推出的“Ponte Vecchio”GPU也有 47 个有源硅片和单个封装中的超过 1000 亿个晶体管。

未来重要的是在行业中标准化这些不同部分的组合方式，不仅在英特尔内部，而且在其他行业参与者之间。关键的第一步是今年早些时候创建了通用 Chiplet Interconnect Express 联盟，为小芯片做 PCI-Express 互连标准将外围设备连接到计算系统中所做的工作。芯片制造商正在创造可以将不同部分组合在一起的处理器，以降低制造成本，更适应软件需求，并能够满足计算和网络系统不断增长的性能和吞吐量需求。

在 UCI-Express 小组中加入英特尔的有 AMD、Arm、高通、微软、Meta 和三星，以及台积电和最近的 Marvell。

“现在我们正在芯片级做 [使用 PCI-Express 所做的事情]，并采用芯片上的单片系统，该系统可能在芯片尺寸、成本和功率方面受到限制，并且能够将其分解为一个解决方案，该解决方案需要不仅可以利用先进的封装，还可以利用 UCIe 将实现的标准混搭功能，”Gelsinger 说。“不同的工艺技术将针对不同的功能进行优化——功率、射频、模拟、高级逻辑、内存。但我们还需要以一种非常易于使用的可组合方式将它们联系在一起，为设计人员提供抽象概念，使他们能够做更复杂的事情，而无需在最低芯片级别了解每个执行和硬化 IP 的细节。”

实现这一切的是能够将不同代工厂中的不同技术整合在一起。Gelsinger 将Intel Foundry Services 视为一家开放的代工厂，并表示英特尔可以提供其代工产品来帮助推动行业中小芯片的发展，他称之为英特尔 Chiplet Studio 技术套件，不仅可以支持 x86，还可以支持其他架构，例如 Arm 和RISC-V。

他设想芯片公司利用来自不同代工厂的技术来构建处理器以满足他们的特定需求。与 PCI-Express 一样，UCI-Express 将提供类似级别的技术交换。

“有了这个，你可能会说， 我从英特尔获得了两个小芯片，我从台积电工厂获得了一个小芯片，”Gelsinger 说。“也许电源组件来自 TI，也许 I/O 组件来自 GlobalFoundries。” 而且，当然，英特尔拥有最好的封装技术，因此他们会将所有这些小芯片组装到市场上，但也许它也是另一家供应商。我们确实看到了混搭。当我说机架正在成为一个系统时，该系统正在成为一个基于封装的高级小芯片，这正是我们的意思，我们如何看待它的发展。”

这并不容易。英特尔必须在其产品业务（也将利用代工服务中提供的先进封装技术）与使用英特尔代工的外部公司之间建立清晰的分离。此外，该联盟还包括竞争对手，因此这与其他行业集团一样 。

同时，英特尔也有自己的挑战。它计划在俄亥俄州建立新的晶圆厂，而 Gelsinger 是拜登总统今年早些时候签署的 530 亿美元芯片法案背后的关键行业推动者，该法案旨在帮助资助美国更多的芯片制造。但正如我们上个月解释的那样，英特尔存在一些运营和财务问题，虽然并非不可能解决，但它们的成本很高。再说一次，像 AMD 和 Arm 这样多年来一直为英特尔掏腰包的公司终于开始吸引顶级公共云提供商（芯片和系统制造商的主要客户）愿意按照自己的方式设计自己的处理器。

3D封装更多细节曝光

近日，英特尔透露了更多关于 3D Foveros 芯片设计的新细节，它将用于即将推出的 Meteor Lake、Arrow Lake 和 Lunar Lake 芯片。

最近有传言称，英特尔的 Meteor Lake 将推迟上市，因为英特尔的 GPU tile/chiplet 从 TSMC 3nm 节点切换到 5nm 节点。尽管英特尔仍未分享有关它将用于 GPU 的特定节点的信息，但公司方面表示，GPU tile的计划节点没有改变，处理器有望在 2023 年按时发布。值得注意的是，英特尔将只生产用于构建其 Meteor Lake 芯片的四种tile中的一种——台积电将生产另外三种。业内消息人士指出，GPU tile 是 TSMC N5 (5nm)。

上述相册中的第一张图片是英特尔分享的 Meteor Lake 处理器的新图表。我们还添加了来自Intel 4 制程节点覆盖范围的以下幻灯片。新图像有一些新的细节——英特尔表示，该图是一款移动处理器，将投放市场，具有六个性能核心和两个效率核心集群。英特尔尚未证实，但这些被认为分别具有 Redwood Cove 和 Crestmont 架构。Meteor Lake 和 Arrow Lake 芯片将扩展以满足移动和台式 PC 市场的需求，而 Lunar Lake 将服务于移动 15W 及以下市场。

英特尔今天的许多披露都集中在其 3D Foveros 封装技术上，它将用作面向消费市场的 Meteor Lake、Arrow Lake 和 Lunar Lake 处理器的基石。这项技术允许英特尔将小芯片垂直堆叠在一个具有 Foveros 互连的统一基础芯片上。英特尔还将 Foveros 用于其Ponte Vecchio和Rialto Bridge GPU 以及 Agilex FPGA，因此这是该公司下一代产品的基础技术。

英特尔首次在其小批量Lakefield 处理器中将3D Foveros推向市场，但四tile Meteor Lake 和近 50 瓦 Ponte Vecchio 是该公司首个采用该技术大量生产的芯片。在 Arrow Lake 之后，英特尔将过渡到新的UCIe 互连，从而利用正在形成的使用标准化接口的小芯片生态系统。

英特尔透露，它将把四个 Meteor Lake 小芯片（英特尔用语称为“tile”）放置在无源 Foveros 中介层/基础瓦片的顶部。小芯片和中介层通过 TSV 连接连在一起，中介层没有任何逻辑。Meteor Lake 基础图块不同于 Lakefield 中的基础图块，后者用作某种 SoC。3D Foveros 封装技术还支持有源中介层。英特尔表示，它使用低成本和低功耗优化的 22FFL 工艺（与 Lakefield 相同）制造 Foveros 中介层。英特尔还为其代工服务提供了此节点的更新的“intel 16”变体，但尚不清楚英特尔将使用哪个版本的 Meteor Lake 基础tile。

英特尔将安装使用Intel 4 进程的计算块、I/O 块、SoC 块和图形块 ( tGPU ) 到此中介层之上。所有这些单元都是英特尔设计并采用英特尔架构，但外部代工厂台积电将制造 I/O、SoC 和 GPU 块。这意味着英特尔将只生产 CPU 和 Foveros 模块。

业内人士告诉我们，I/O die 和 SoC 是在 TSMC N6 上制造的，而 tGPU 则使用 TSMC N5。（值得注意的是，英特尔将 I/O tile 称为“I/O 扩展器”，因此称为 IOE。）

Foveros 使用 36 微米的凸块间距（互连密度的关键测量值），这是对 Lakefield 使用的 55 微米凸块间距的改进。Foveros 路线图包括具有未来设计的 25 和 18 微米间距。英特尔表示，在未来，理论上它甚至可以使用混合键合互连 (HBI) 来达到 1 微米的凸块间距。

成本一直是异构 3D 封装最重要的问题之一，而 Foveros 将是英特尔凭借其领先的封装技术首次涉足大批量生产。然而，英特尔表示，采用 3D Foveros 封装生产的芯片与标准单片（单芯片）芯片设计相比具有极强的价格竞争力——在某些情况下甚至可能更便宜。

英特尔将 Foveros 芯片设计为尽可能低的成本，并且仍能实现公司的电气和性能目标——它是 Meteor Lake 封装中最便宜的芯片。英特尔尚未共享 Foveros 互连/基础tile的速度和馈送，但表示这些接口可以在无源配置中以“multiple GHz”运行（该声明还暗示英特尔已经在开发中的interposer的有源版本） . 因此，Foveros 不会产生任何需要设计折衷的带宽或延迟限制。英特尔还希望该设计在性能和成本方面都能很好地扩展，这意味着它可以为其他细分市场提供价值优化设计或以性能为导向的变体。

当我们看他们更大的远景时，我们会看到真正的节省。由于良率问题，随着行业向更小的节点发展，尤其是单片设计，每个晶体管的前沿节点成本正呈指数级增长。此外，为较小的节点设计新的 IP 块（如 I/O 接口）并不能为投资带来太多回报。因此，在“足够好”的传统节点上重新使用非关键切片/小芯片可以节省时间、成本和开发资源，更不用说简化测试过程了。

对于单片芯片，英特尔必须连续测试不同的芯片元素，例如内存或 PCIe 接口，这可能是一个耗时的过程。相比之下，英特尔可以同时测试小芯片以节省时间。Foveros 在为特定 TDP 范围设计芯片方面也具有优势，因为可以根据设计需要定制不同的小芯片。

如果您认为这些观点中的大多数听起来很熟悉，那么您是对的——这些都是推动 AMD 在 2017 年走上小芯片之路的相同因素。AMD 并不是第一个使用基于小芯片的设计的公司，但它是第一个使用这种设计理念设计现代量产芯片的公司，因此英特尔在这项技术上有点晚了。然而，英特尔最初涉足 3D 封装技术远比 AMD 的基于有机中介层的设计复杂得多，后者既有优点也有缺点。证据将出现在最终的芯片中，英特尔表示该芯片有望在 2023 年推出。Arrow Lake和Lunar Lake将在 2024 年跟进。