[西门子EDAxCTIMES] 应用自动化验证工具消除线路图设计错误

在这设计日益复杂的PCB板设计中，仰赖人工检查线路图设计已不再可行，如何应用工具进行自动化消除线路图设计的错误，是每个追求低成本与及时上市公司所面临的挑战。西门子EDA也与CTIMES合作举办一场研讨会，说明如何应用自动化验证工具来消除线路图设计的错误，以实现一次就做对的线路图设计。

西门子EDA资深工程师潘秀贞透过这次的研讨会，与学员共同探讨线路图设计中常犯的错误，以及不容易使用人工方式被检查出来的错误，与其可行的解决方案。透过这些方式来确保线路图设计的正确性、减少因PCB返工所造成的成本和人力的浪费，达到即时上市并最大化公司利润的目标。这些设计关键要素包括了PCB设计验证的左移策略、线路图设计验证的执行效率，以及线路图设计验证的最佳解决方案。

事实上，透过Xpedition Valydate Schematic Analysis这样的工具，就很容易达成PCB设计与除错的目标。这套工具的关键功能包括有150项内建的检查项目，并具备超过1000万个免费模型在其中。除了可以支援客制化建模之外，也具备非常容易的设置流程，使得上手更为容易，完全遵循直观的使用流程，工程师不需要再特别的培训过程。而这套工具更能直接与业界主流EDA工具相互支援使用，不需安装额外的附加工具就可以进行使用者所需的检查，非常的便利。

也因此，如果工程师面对的线路图复杂度非常高，必须耗费很多时间、或者需要去进行交叉检查以确保设计都没有问题，或者非常重视上市时程，无法花费多余的时间进行改版的话，会非常建议可以透过这套自动化验证工具来进行PCB线路图的除错，加速完成正确的线路图设计。