英特尔研发全新晶体管设计，将适用2nm以下先进制程

1月25日消息，据外媒报导，处理器大厂英特尔可能会采用全新的晶体管设计，用于2nm以下的半导体制程技术。

近期曝光的新专利似乎也反应了英特尔发展的新方向：透过“堆叠叉片式晶体管”（stacked forksheet transistors）技术，以保持摩尔定律(Moore′s Law) 前进动力。不过专利技术并没有太多细节，且英特尔也没有说明PPA 改进数据可供参考。

英特尔表示，新的晶体管设计最终可达成3D 和垂直堆叠CMOS 架构，与先进的场效电晶体相比，允许增加晶体管数量，且专利描述纳米带晶体管和锗薄膜使用。锗薄膜将充当电介质隔离墙，在每个垂直堆叠晶体管层重复，最终决定有多少个晶体管能相互堆叠。

其实英特尔早在2019 年就在国际电子元件会议(IEDM) 活动展示3D 逻辑整合研究，当时称为“堆叠纳米片晶体管”技术。此技术如何提高晶体管密度、性能和能效具体数据，英特尔至今没有公开。

比利时微电子研究中心(Imec) 2019 年曾宣布，开发出第一个相关技术的标准单元，模拟结果显示用于2nm制程节点，会比传统方法显著提高晶体管密度，有望在恒定频率下得到10%运算速度提升或24% 能效提升，同时减少20%单元面积，静态随机存取记忆体（SRAM）占用空间将显著减少30%。因英特尔与Imec 在纳米电子学领域有密切长久关联，Imec 研究成果也成为英特尔新专利的基础。