赛灵思崭新Vivado设计套件震撼登场

赛灵思全球高级副总裁汤立人表示， Vivado要解决的就是加速生产力的问题：加速IP集成，加速实现， 生产力加倍。

赛灵思公司近日全球公开发布了以 IP及系统为中心的新一代颠覆性设计环境 Vivado 设计套件，主要面向未来十年加速“All Programmable”器件的设计生产力。Vivado不仅能加速可编程逻辑和 IO 的设计速度，而且还可提高可编程系统的集成度和实现速度，让器件能够集成 3D堆叠硅片互联技术、ARM 处理系统、模拟混合信号 (AMS) 和绝大部分半导体IP 核。Vivado 设计套件突破了可编程系统集成度和实现速度两方面的重大瓶颈，将设计生产力提高到同类竞争开发环境的4 倍。

Vivado诞生背景

随着赛灵思不断推出ZynqTM-7000 EPP（可扩展式处理平台）器件、革命性的3D Virtex®-7堆叠硅片互联（SSI）技术等创新产品和技术，一个令人兴奋的新时代――“All Programmable”器件时代正在开启。“All Programmable”器件，将使设计团队不仅能够为他们的设计编程定制逻辑，而且也可以基于ARM®和赛灵思处理子系统、算法和I / O进行编程。

在利用“All Programmable”器件创建系统的时候，设计者所面临的是一套全新的集成和实现设计生产力的瓶颈问题。从集成的角度讲，其中包括集成算法C和寄存器传输级（RTL）的IP；混合了DSP、嵌入式、连接和逻辑域；验证模块和“系统”，以及设计和IP的重用等。实现的瓶颈包括芯片规划和分层；多领域和大量的物理优化；多元的“设计”与“时序”收敛；以及后期的ECO和设计变更的连锁效应。

正是为了解决集成和实现的瓶颈，使用户能够充分利用这些“All Programmable”器件的系统集成能力，赛灵思打造了全新Vivado设计套件。该套件远远超越了赛灵思为时甚久的ISE 设计套件。为帮助客户顺利过渡到Vivado 设计套件的使用，赛灵思将继续坚定地为采用 7 系列及更早期的赛灵思 FPGA 技术的客户提供 ISE 支持。今后 Vivado 设计套件将成为赛灵思的旗舰设计环境，支持所有 7 系列器件及赛灵思未来器件。

ISE 设计套件是赛灵思早在1997年推出的FPGA设计工具，采用了基于时序的布局布线引擎，这是1995年4 月赛灵思收购NeoCAD获得的。在其后15年的时间里，随着 FPGA 能够执行日趋复杂的功能，赛灵思为ISE套件增添了许多新技术，包括多语言综合与仿真、IP集成以及众多编辑和测试实用功能，努力不断从各个方面改进ISE 设计套件。

Vivado 设计环境

Vivado设计套件包括高度集成的设计环境和新一代系统到 IC 级别的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于 AMBA AXI4 互联规范、IP-XACT IP 封装元数据、工具命令语言 (Tcl)、Synopsys 系统约束 (SDC) 等有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的 Vivado 工具将各类可编程技术结合在一起，可扩展实现多达 1 亿个等效 ASIC 门的设计。

为了解决集成的瓶颈问题，Vivado IDE采用了用于快速综合和验证C语言算法IP的ESL设计、实现重用的标准算法和RTL IP封装技术、标准IP封装和各类系统构建块的系统集成、可将仿真速度提高3倍的模块和系统验证功能，以及可将性能提升百倍以上的硬件协同仿真功能。

为了解决实现的瓶颈，Vivado工具采用层次化器件编辑器和布局规划器、速度提升了3至15倍且为 SystemVerilog 提供业界领先支持的逻辑综合工具、速度提升了4倍且确定性更高的布局布线引擎、以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单 (ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。

GEC