Cadence助力20纳米SoC测试芯片成功流片

数字实现系统（EDI）和Cadence光刻物理分析器成功完成20纳米系统级芯片（SoC）测试芯片流片。双方工程师通过紧密合作，运用Cadence解决方案克服实施和可制造性设计（DFM）验证挑战，并最终完成设计。

在开发过程中，创意电子使用Cadence Encounter解决方案用于支持20纳米布局布线流程所有的复杂步骤，包括双图形库的制备、布局、时钟树综合、保持固定、布线和布线后优化。创意公司还使用Cadence Litho Physical Analyzer （ 光刻物理分析器）用于DFM验证，将20纳米工艺变化的不确定性变成可预见影响从而有助于缩短设计周期。

“我们选择Cadence作为这项开发的合作伙伴是由于Cadence在高级节点方面具有被证实的经验，” 创意电子设计方法部总监曾凯文先生表示。“台积电工艺20纳米SoC测试芯片的成功流片是双方紧密合作和Cadence Encounter与DFM解决方案高性能表现的直接成果。”

“随着客户转向20纳米，他们正面临新的挑战，例如双成形和工艺变化等都大大增加了风险，”Cadence Silicon Realization集团研发高级副总裁徐季平博士表示。“Cadence已在实施和DFM验证工具方面解决了这些高级节点的挑战。公司正与合作伙伴紧密协作来验证这些新流程以降低风险，使其更容易让客户胸有成竹转向20纳米制程节点。