Actel Libero IDE升级版为ProASIC Plus FPGA加速时序收敛和提升性能

此外，Actel的Libero v5.2 IDE连同强化了的Magma PALACE™ v1.1物理综合软件，能令使用ProASIC Plus FPGA的设计人员获得平均20%的性能提升。Libero IDE的其它新特性包括增添了Actel的ChainBuilder软件，可让包含在菊花链路中的ProASIC Plus FPGA进行编程或测试，以及在Libero IDE中支持用于Actel Designer物理设计工具套件的Linux Red Hat 7.1平台。

Actel工具市务总监Saloni Howard-Sarin称：“鉴于FPGA设计的规模和复杂性不断增长，用户通常在达致时序收敛方面面对艰巨的挑战。使用Actel的Libero v5.2 IDE和Magma的PALACE v1.1物理综合软件，设计人员往往能快速简便地实现时序收敛，而无需扭曲和反复作业，因而能减少设计成本和缩短设计周期。”

Howard-Sarin续称：“延续我们为客户提供业界最佳设计工具的承诺，Actel很高兴能在Libero 环境内提供全新的ChainBuilder工具，协助设计人员针对原本非常麻烦和容易出错的人手检定程序，实施自动化的简化操作。而且，通过Linux RedHat 7.1平台的Actel Designer软件，我们预期全球将有更多设计团体转用Actel卓越的ProASIC Plus FPGA器件。”

Actel Libero IDE的升级特性

时序引擎Timer和时序驱动布局布线之间更紧密的集成，能针对用户的约束条件提供更高优先权，并且增强设计人员对布局布线的控制，有利于聚集各项时序要求。此外，Actel布线算法的最新改进也有助于提升ProASIC Plus器件的性能。而Magma的PALACE物理综合软件已进行升级，可额外提升ProASIC Plus器件的性能达平均10%。与Actel的Libero IDE相结合，应用容易的PALACE工具可接受经翻译的网表，并可根据约束条件、设计细节和互连模型作出最佳的布局决策。

Magma Design Automation市务总监Behrooz Zahiri说：“Actel的ProASIC Plus FPGA是尖端可编程逻辑设计的代表，包括在功能和性能两方面。我们非常欣喜能为双方的共同客户提供物理综合工具，以达致其复杂FPGA设计所需的性能和质量要求。至今，Magma和Actel已成功促使设计人员在Actel的ProASIC Plus FPGA中使用PALACE时，获得累计25至30%的性能提升。”

过去，开发人员必须在链路内以人手检验器件及其指令。现今，Libero和Designer工具套件包含Actel的ChainBuilder软件，允许用户从图形用户接口创建链接STAPL档案。之后，通过Actel的FlashPro等编程器便可利用此档案对FPGA菊花链、定制集成电路(IC)、微控制器及/或微处理器进行编程或测试。此外，ChainBuilder能将特定的Actel FPGA从其它FPGA、Actel和非Actel器件隔离出来，并通过附着在JTAG链条上的通用头进行独立或并行编程。

在开放资源日益增多的环境中，许多公司都采用Liniux操作系统。为了扩展其工具套件的平台支持，Actel现支持Linux Red Hat 7.1平台上的Designer软件。Actel并计划在未来一年陆续为其它Linux平台提供支持。

为了提升其易用性和减少开发时间，特别是对于那些不太熟悉Libero软件的设计人员而言，Actel现已增添全新的项目经理图形交互流程窗口 (Project Manager Graphical Interactive Flow Window)，使得开发流程更加直观，并在整个设计过程中提供逐步的操作指引。