HyperLink 编程和性能考量

摘要

HyperLink 为两个 KeyStone 架构 DSP 之间提供了一种高速，低延迟，引脚数量少的通信接口。HyperLink 的用户手册已经详细的对其进行了描述。本文主要是为 HyperLink 的编程提供了一些额外的补充信息。

同时本文还讨论了 HyperLink 的性能，提供了在各种操作条件下的性能测试数据。对影响HyperLink 性能的一些参数进行了讨论。

文章的最后附上对应本文的应用代码。

1、HyperLink 介绍

HyperLink 为两片 DSP 之间提供一种高速、低延迟，引脚数少的通信连接接口。

HyperLink的设计速度最高速率支持 12.5Gbps，目前在大部分的 KeyStone DSPs 上, 由于受限于 SerDes 和板级布线，速度接近为 10Gbps 。HyperLink 是 TI 专有的外设接口。相对于用于高速 Serdes 接口的传统的 8b10b 编码方式，HyperLink 减少了编码冗余，编码方式等效于 8b9b。单片 DSP 为 HyperLink 提供 4 个 SerDes 通道，所以 10Gbps 的HyperLink 理论吞吐率为 10*4*(8/9)= 35.5Gbps= 4.44GB/s.

HyperLink 使用了 PCIE 类似的内存映射机制，但它为多核 DSP 提供了一些更灵活的特性。本文将会使用几个范例来详细解释这一点。

本文还讨论了 HyperLink 的性能，提供了在各种操作条件下的性能测试数据。对影响HyperLink 性能的一些因素进行了讨论。

2、HyperLink 配置

本节提供了一些配置 HyperLink 模块的补充信息。

2.1 Serdes 配置

Serdes 必须配置成期望的链接速度。 图 1 表示了输入参考时钟和输出时钟之间的关系。

输入参考时钟建议限制在 156.25MHz ~312.5MHz 范围内。Serdes PLL 的倍频系数必须合理配置生成的内部时钟(internal clock) 限制在 1.5625GHz ~ 3.125GHz 范围内。

最后的链接速度由内部时钟(internal clock)驱动，通过 link rate 配置来得到。

2.2 HyperLink 存储映射配置

HyperLink 的存储映射非常的灵活。 HyperLink 的用户手册对此作了详细的描述。本节将用两个例子来详细的解释它。图 2 是第一个例子。

图 2 通过 HyperLink 窗口 映射到远端不同类型的存储空间

在这个例子里面， DSP1 的存储空间映射到了 DSP0 的存储空间窗口 0x40000000~0x50000000DSP0 可以访问 DSP1 的所有内存空间，包括 LL2，SL2，DDR，就像访问自己的本地的存储空间一样。在 DSP0 上，所有的 Master 都可以通过以 0x40000000 起始的 Outbound 窗口地址来访问 DSP1 的存储空间，但是不同 master 事实上可能访问到 DSP1 上不同的存储空间。原因是HyperLink 发送侧传输数据时，会将 PrivID 一起传输。接受侧通过 PrivID 值，可以建立不同的地址映射表

对 DSP0 与 DSP1 的内存映射关系总结在下表(表 1)。

通过上表的配置，可知

当 DSP0 的 core 0/1 访问 0x40800000，它事实上 访问了 DSP1 上的 LL2 地址空间。

当 DSP0 的 core0 访问 0x4D000000，它事实上访问了 DSP1 上 DDR 的地址空间 0x8C000000

当 DSP0 的 core1 访问 0x4D000000 ，它事实上访问了 DSP1 上 DDR 的地址空间 0x8F000000 与本文档对应的范例工程将 HyperLink 配置成上述的内存映射关系。下面是关键部分的配置代码。