Cadence发布新型Virtuoso先进节点

摘要：  全球电子设计创新领先企业Cadence设计系统公司日前宣布专门用于20纳米及以下先进技术节点的全套新型突破性定制/模拟功能Virtuoso先进节点业已上市。

关键字：  Virtuoso先进节点，  复杂混合信号芯片，  意法半导体

基于行业领先的Cadence Virtuoso定制/模拟技术， Virtuoso先进节点(Virtuoso Advanced Node)具有独特和创新功能，可以在创建之前避免错误，而不是在设计过程中检测错误。配合Cadence Encounter RTL-to-GDSII流程、QRC Extraction和Physical Verification System，Virtuoso先进节点可以开发为当今领先的消费电子设备提供支持的复杂混合信号芯片。

这种新型先进Virtuoso技术解决了工程师们所面临的最严苛挑战，包括layout-dependent effects(LDEs)、double patterning、色彩感知版图和新布线层。他们无缝整合了Cadence Integrated Physical Verification System(IPVS， 一种用于签收 DRC和DPT检测的晶圆级技术)进行即时检测，减少版图迭代。

全新Virtuoso先进节点环境采用创新的色彩感知版图方法应对20纳米以下和14纳米设计

意法半导体(STMicroelectronics)高级总监Pierre Dautriche表示：“作为半导体行业领先企业，我们积极应对20纳米新的复杂性，以保持设计领先地位。新型Virtuoso先进节点功能通过为我们的定制/模拟芯片提供高质量自动化，以帮助我们转型。Virtuoso先进节点考虑了20纳米设计的特点，确保了更高效率的开发周期。”

特点和功能：

采用增量版图的版图依赖效应(LDE)分析——Virtuoso先进节点使得工程师们可以建立自己的物理设计并随时进行检查，保证每一个步骤都是正确的，而不用等到最后。它提供创新技术，让设计人员能够利用部分完成的版图来进行LDE分析，在设计周期的最初阶段就可检查LDE，帮助减少成本高昂的设计迭代。LDEs( 例如压力效应、工艺与扩散距离/长度、井邻近效应以及寄生现象) 都经过详细测试，分析多重角位以确保电路按规定发挥作用。

当这项技术结合Cadence MODGEN和约束、IPVS与最后的热点探测以及运用Virtuoso DFM更正时，用户预期整体验证时间缩短30%。通过系统的建立和检查设计，设计人员可以避免大量的“撕碎”(rip ups)与“重复布线”(reroutes)，如果不是在过程中一直检查着电路，最后就难免会出现这些问题。

Double patterning和色彩感知版图——20纳米制造时要求的Double patterning功能会将设计层分割成两个光罩，将彼此太过于接近的结构分开。但是double patterning也为设计人员带来“着色”的挑战。Virtuoso先进节点提供实时自动化色彩感知、设计规则导向版图，能够建立面积最佳化的版图;让工程师能够匹配、锁定和储存色彩于关键的连结网表与几何形状之上(通过图形限制或直接在版图上)，以及在过程中查找、调试和改正错误，而不是在设计过程后期才发现错误，那就更难以改正了。

新布线层——晶圆需要利用新的本地互连(LI)层、或序列中点(MOL)层，用来建立复杂装置中密集封包的电路。这些层有受限制的设计规则管制本地互连以及配合使用的通孔，提出了维持晶体管脚对脚之间信号完整性的挑战。Virtuoso先进节点技术提供具备本地互连感知的线路编辑器与布线器，解决复杂LI规则的问题。

Virtuoso先进节点选项专为最现代化设计而开发，并非要取代行业领先的6.x版Virtuoso技术。6.x版Virtuoso技术以成熟而且主流的芯片几何形状为目标，Cadence将继续使之获得提升。

Cadence硅实现部门高级副总裁徐季平博士(Dr. Chi-Ping Hsu)指出：“转移到更小的芯片形状总是会产生新的障碍，尤其对客户而言，转移到20纳米更是艰巨的挑战。许多客户都提出，在同样的电路上需要花费比28纳米更多出两到五倍的时间。Virtuoso先进节点让设计团队能够实现芯片的效能、功耗与面积最佳化，同时降低甚至完全去除20纳米设计耗时、费力的工作。”