突破十亿逻辑门设计藩篱—克服SoC设计的复杂性

全球电子软硬件设计解决方案提供商Mentor Graphics日前先后在上海和北京成功举办了Mentor Forum 2012设计技术论坛。此次论坛主旨为“突破十亿逻辑门设计藩篱—克服SoC设计的复杂性(Break the Billion Gate barrier - How to overcome SOC design complexity)”。在本次论坛中，EDA行业的专家、电子工程设计界权威人士以及解决方案供应商共聚一堂，齐集解决倍受关注的热点问题，分析行业趋势和影响EDA产业的产品，为设计工程师提供创新设计所需要的可靠信息和分析结果，以支持他们做出最正确的技术决策。

今年的论坛邀请到了Mentor Graphics的合作伙伴，如SMIC、TSMC、ARM、GlobalFoundries、Freescale等知名厂商，及业界权威人士共同参与论坛，为参会工程师带来精彩演讲和方案展示。大会围绕20nm设计挑战、3DIC、可测性设计(DFT)方案、如何加速SoC验证等四个话题展开了讨论，在一天的时间里，开展了近20场的细分议题会议。

Mentor Graphics公司CEO Walden Rhines在今年的论坛上发表了名为“围绕设计的组织”的主题演讲，他在演讲中首先提到了软硬件协同开发的案例，指出传统的“集成系统设计”所存在的弊端——软硬件开发人员对于同一方案的持不同的态度，不同领域的文化、语言、视角和规范不同。他表示，存在于团队内部的藩篱阻碍了设计的成功，并提出了数据集成这种可能的替代方案，通过给每个领域都提供一样的数据结构和数据库，防止一个领域的详细信息成为另一个领域的负担，只允许设计人员对需要的数据进行存取并且可以快速而容易的转换数据格式，并通过剪裁软件来适合所有的领域。Walden Rhines先生强调，认识到不同的设计领域有不同的需求，这是世界级的企业设计的解决方案。

在当天活动的间歇，Walden Rhines接受了记者的访问，针对芯片设计方面的问题回答了记者的提问。他表示，在过去的十年中，Mentor Graphics看到了以下几方面挑战带来的企业成长机会，包括ESL(电子系统级)高层次设计的早期验证和分析、功耗分析与优化、功能验证、DFM/DFT、半导体制造工艺(FinFET、Double Pattern和3D-IC)带来的良率下降、图形失真等等。这些挑战在日益压缩的设计周期下变得更加难以处理，加上设计失败在经济和时间上带来的不可能接受的成本，EDA工具和IP工具应用将会成为保证流片成功的最后一道屏障。

同时，对于此次论坛的话题之一“3D IC”的发展情况，他也给出了自己的见解。他表示，作为新技术，3D IC的确需要业界花更多的时间去接受，需要更好、更成熟的设计和测试工具。同时，2.5D技术目前仍然没有发挥到极致。对于逻辑或存储器芯片的设计，在不增加面积的情况下，采用多芯片封装可大大降低功耗，因此2.5D IC的存在时间将比人们普遍预期的要更长一些。目前，台积电已经针对3D IC开发出TSV技术。尽管中国大陆的设计公司还不具备3D IC设计能力，但作为下一代设计技术，有必要及时对此技术感兴趣的相关设计公司或设计师进行早期引导。

而针对20nm技术的发展，Walden Rhines指出，20nm的投入相对较大，但也已经有大量的厂商有能力进行早期的开发。随着工艺的不断发展，工艺节点在20nm上不会停顿，仍会继续向前发展，同时设计上也会有所变化，但是20nm制程在成本上的优势还是非常明显的。

Mentor Graphics公司作为全球电子软硬件设计解决方案的领导者，一直坚持提供领先的技术、一流的产品和卓越的售后支持服务，为企业提供成熟完善的电子设计自动化解决方案，帮助企业在激烈的市场竞争中处于不败之地。Walden Rhines表示，认为提供完整的系统设计上的解决方案是必要的，Mentor早在25年前就开始为用户提供完整的系统级解决方案。“现在其他的公司现在也开始跟进，这代表我们的眼光和想法是正确的。今天演讲中提到的多学科问题讲的就是各个组织有不同的功能、不同的任务，他们看问题的方法是不一样的，所以需要一个解决方案让他们可以共同工作在一起，有效率的解决系统上的问题。Mentor Graphics在航天和汽车电子设计方面就有一些这样的产品，这些都是我们所提供的系统级解决方案的一部分，这两部分业务已经占到我们目前收益的15%。”他说。