台积电宣布3nm芯片制程将进行量产，3nm芯片真的很难吗？

台积电宣布3nm芯片制程将进行量产，3nm芯片真的很难吗？

世界芯片代工巨头台积电一直都是半导体芯片领域之中非常重要的一环。毕竟就算设计者们的理念再超前没有生产者的帮助产品最终还是无法面世。我们知道现在手机最为旗舰的芯片制式就是5纳米，但是作为芯片生产方，台积电可远远没有满足只有5纳米芯片生产能力的事实。就在一周之前，台积电已经向世界宣告，今年下半年3纳米制程的芯片就将开始进行芯片生的第一个环节：风险生产。

这意味着什么呢？

这意味着3纳米制式的芯片已经被设计完毕，并且在EDA软件和诸多测试软件上顺利地通过了验证。合规的芯片版图已经交付台积电进行实体产品的微小批量生产，来验证生产难度和芯片的良品率。所以台积电现在的3纳米芯片生产工艺从理论上说已经符合量产的初步需求。

随着时间的推移，台积电预计将在明年年中，也就是初期风险生产的6-9个月之中，将产能逐渐提升到每月55000枚。并且在未来将3纳米制程的工艺继续优化和成熟化以达到厂商的大批量要求。

其实从硬件性能和现在世界上主流的网络情况包括使用手机等电子产品的人群来看，5纳米工艺的芯片在运算能力和性能表现上已经是“过剩”的。安装了5纳米M1芯片的苹果电脑就是一个最好的例子。如果说电脑因为要承接很多巨大运算量的项目，芯片得以最大限度地发挥的话，那么手机就是典型的性能过剩的产物。但这并不影响人们进一步将芯片的制程压缩，将晶体管的数量再向上提升一个量级。

从现在情况来看，我们人类在芯片性能的探求速度上可谓是飞快。而随着制造工艺的提高元器件的间距开始变小，功耗得以降低运算能力获得巨大提升。但这一些都是有上限的，而3纳米对于这个上限已经不太远了。事实上现在芯片设计和生产商们在实验室研发阶段攻坚的已经是2纳米的技术。不难看出，芯片元器件之间的间缩小已经开始变得越来越困难。

因为如果太近了，就会使高速运动的电子相互之间发生干扰，就会出现硬件层面无法弥补的技术难题，换句话说就是良品率会飞速下降。而且制造工艺越小对光刻的要求、蚀刻的要求都会有巨大的提高。从台积电的动作我们不难看出，至少在这些领域对3纳米制程的操作已

理论上讲3纳米芯片的性能要比5纳米高出至少15%而相关的功耗则会进一步下降到70%左右。所以如果大家想看见搭配3纳米工艺芯片的电子产品，今年应该是机会不大。从明年开始应该就有最先一批搭载该种芯片的设备问世。

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