Altera在40 nm工艺节点实现世界上最先进的定制逻辑器件

引言

Altera于2008年第二季度发布 的Stratix® IV和HardCopy® IV器件系列，标志着世界上第一款40 nm FPGA以及业界唯一无风险40 nm ASIC移植方法的诞生。Altera三年多来竭尽全力的规划、开发以及与代工线合作伙伴——台积电(TSMC)的合作，最终获得成功，所交付的定制逻辑器件展示了产品领先优势。Altera随后于2009年第一季度发布的Arria® II GX和Stratix IV GT FPGA系列，曾是业界最全面的收发器系列产品。本文将对Altera这一里程碑式的技术做一全面的回顾，帮助读者理解40nm技术的重要意义。表1介绍了Altera开发世界上第一款40 nm FPGA的历史。

表1.Altera开发40 nm器件的时间线

40 nm工艺节点意义明显，为Altera在最高性能、最高密度、最低功耗以及性价比最高的FPGA和HardCopy ASIC上保持领先优势奠定了牢固的基础。

40 nm工艺技术的意义

和以前的65 nm节点以及最近的45 nm节点相比，40 nm工艺有很大的优势。最显著的一点是更高的集成度，半导体生产商可以在更小的物理空间中集成更多的功能。这类更高密度的实际结果在国际电子器件大会(IEDM)上有所报告，前沿的半导体制造商工艺技术的投入得到了这样的结果。基准测试是SRAM单元，表2显示了上次IEDM大会SRAM上报告的最近工艺节点的单元大小(按照45 nm工艺单元大小递增的顺序排列)。如表格所示，

表2. 65和45 nm工业节点报告的最小SRAM单元(1)

注释：

(1) 来源：真实世界技术，“IEDM 2007上的工艺技术进步”

(2) 只显示了报告65或者45 nm SRAM单元大小的公司/组织

(3) nr = 没有报告

40 nm工艺的性能优势也很明显。40 nm最小的晶体管栅极长度比65 nm的栅极长度短38.5%，比45 nm工艺栅极长度短11%。40 nm更低的电阻进一步提高了驱动能力，从而提高了晶体管的性能。

Altera使用了应变硅技术，性能再次得以提高。例如，Altera的器件通过覆盖层在NMOS晶体管产生拉伸应变，通过源极和漏极的嵌入硅锗在PMOS晶体管产生压缩应变(参见图1)。这些应变硅技术使电子和空穴的移动能力提高了近30%，晶体管性能增强了40%以上。

图1. 40 nm应变硅技术实现了性能更好的晶体管

虽然密度和性能有非常显著的提高，但是，当今系统开发人员在设计中还需要着重考虑功耗问题。40 nm节点在这方面也有优势，更小的工艺尺寸降低了导致动态功耗增大的杂散电容。特别是，TSMC的40 nm工艺技术比45 nm工艺技术的动态功耗降低了15%。

然而，工艺尺寸的减小也使得待机功耗增大，如果不采取措施，将达到不可接受的程度。为解决这些以及其他越来越多的功耗问题，Altera采取了积极的措施来降低40 nm器件的动态和静态功耗。

前沿的工艺和器件体系结构相结合，满足了关键的系统设计需求

发展到40 nm节点实现了摩尔定律的密度和性能不断提高的优势。发挥这些工艺优势，并与器件体系结构创新相结合，Altera继续提供业界规模最大、性能最好的定制逻辑器件。相应的，Altera® Stratix IV FPGA和HardCopy IV ASIC分别具有650K逻辑单元(LE)和13M ASIC逻辑门。在性能方面，Altera的40 nm系列器件逻辑性能高达600-MHz，收发器性能达到8.5 Gbps，同时保持了业界领先的LVDS I/O性能，达到了1.6 Gbps，而单端I/O性能高达1066 Mbps，所有这些指标都没有牺牲信号完整性。

除了高密度和高性能，Altera还致力于实现最低功耗。紧凑型封装、便携性以及功效要求推动了目前对低功耗的需求。产品系统要求封装越来越薄，越来越小，有严格的散热、热沉大小要求，还有其他的热管理解决方案。此外，功率器件的运行成本是很多应用要首先考虑的，低功耗是很明显的竞争优势，或者在很多应用中都是必须的。设计目标的变化促使功耗成为系统元器件首要的选择标准。

FPGA供应商的器件发挥了越来越重要的电路板功能，在很多情况下要实现系统的核心功能，因此，他们在功耗管理上面临越来越大的挑战。在高性能和低功耗方面达到均衡需要付出很大的努力。

在亚微米尺寸，半导体功耗是关键问题，这是因为发展到高级工艺时，静态功耗会显著增大。更小的物理距离更容易导致电流泄漏。漏极到源极泄漏和栅极泄漏分别与沟道长度和栅极氧化层厚度成反比，随着沟道长度和氧化层厚度的减小而增大(图2)。

图2.晶体管泄漏电流源

源极至漏极漏电流，也称为亚阈值漏电流，是形成漏电流的主要原因之一。这里，即使晶体管栅极关断，电流也会从源极流向晶体管漏极。随着晶体管尺寸的减小，很难阻止这一电流的发生，因此，尺寸更小的40 nm晶体管会有更大的源极至漏极泄漏，在所有其他参数都相同的条件下，与较大工艺尺寸晶体管相比，其泄漏幅度更大。

晶体管阈值电压(Vt)也会影响源极至漏极漏电流的大小。晶体管Vt是源极与漏极之间沟道导通时的电压。较小的高速晶体管需要较低的Vt来维持晶体管关断和接通的速度，其控制通过栅极完成，但是，由于不能彻底关断晶体管沟道，因此，这会增大泄漏。另一个问题是栅极氧化层厚度，与掺杂相结合，会影响Vt。较薄的栅极氧化层支持晶体管较快的接通和关断，

但是，从栅极通过氧化层到基底也会产生较大的泄漏电流。工艺尺寸的减小实现了更短的栅极长度，这些泄漏电流源会越来越大，如图3所示。

图3. 随着工艺尺寸的减小，静态功耗显著增大

Altera主要采用五种方法来降低泄漏电流，如表3所示。这些都对性能有影响，降低了晶体管的性能。

但是，Altera做出了明智的选择，在晶体管级实现了性能和低功耗的均衡，从而维持了器件总体性能不变。通过分析目标器件体系结构的电流通路，Altera IC设计人员确定哪里适合采用高性能晶体管，哪里适合采用低性能晶体管以降低泄漏。通过这种方式，40 nm工艺使Altera IC设计人员拥有了一个平台，实现了最宽控制范围，同时实现了性能目标和最严格的功耗目标。

表3. Altera降低泄漏电流所采用的技术

除了前面介绍的五种方法，Altera还采用了自己独特的可编程功耗技术来降低静态功耗。这一获得专利的特性内置在Stratix IV器件硅片中，支持Quartus® II开发软件改变晶体管Vt，根据设计要求使性能和功耗达到均衡。图4显示了可编程功耗技术的高级实现，Quartus II软件在时序驱动编译基础上分析了用户的FPGA设计，选择逻辑阵列中的哪些晶体管应该是高速模式，哪些应该是低功耗模式。通过反偏电压来修改晶体管Vt，减小时序不关键通路上的晶体管泄漏(提高了Vt)，从而实现了低功耗，但是在需要的地方维持了高性能。

图4. 可编程功耗技术(1)通过设置晶体管的反偏电压，在功耗和性能上达到均衡

注释：

(1) 这是可编程功耗技术非常简单的“模型”。实际实现有变化，是获得专利的。

为降低器件的动态功耗，Altera把内核电压从以前系列器件所使用的1.1V降低到40 nm器件的0.9V。晶体管在开关期间的功耗与V2C (其中，C是电容)成正比，因此，降低供电电压能够以二次方的形式降低动态功耗。

降低内核电压也会影响晶体管效能，但是，Altera还是发挥了40 nm节点的高性能优势，在器件级保持高性能不变。如前所述，与以前的节点相比，Altera提高了40 nm节点某些晶体管的驱动能力，其IC设计人员可以均衡的考虑驱动能力和低功耗。

此外，Altera支持降低收发器每一个发送器和接收器通道的功耗，进一步降低了功耗。

Altera Stratix IV FPGA提供动态片内匹配(OCT)功能，降低了动态功耗。采用动态OCT，可以根据需要来接通或者关断Altera器件的匹配电阻。在存储器读写周期中，关断不需要的匹配电阻，去掉它们上面的电压，72位接口的功耗降低了1.2W。

总之，Altera在Arria II GX器件上采取的低功耗措施实现了功耗最低的FPGA，它具有3.75 Gbps收发器，功耗比竞争器件低65%。在Stratix IV FPGA中，与65 nm Stratix III FPGA中相似的设计相比，Altera的低功耗措施将总功耗平均降低了30%(待机功耗 + 动态功耗)。

从技术领先到顺利生产

实现第一款40 nm FPGA意义重大，但是，Altera的目标不限于此，继续维持了高质量和可靠的交付，这在以前工艺节点上一直如此。通过这些努力，鲁棒的开发实践，包括强大的测试芯片计划，严格的器件检查过程，以及在提高产量方面独特的优势，Altera终能获得成功。这些活动得到了业界最强大代工线合作伙伴的支持和加强。

Altera的代工线合作伙伴TSMC占据了全球专用代工线50%以上的市场份额，年度研究和开发投入比最相近的竞争厂家高出55%。这些投入实现了光刻和可制造性设计(DFM)的业界领先地位，进一步增强了TSMC在高级工艺代成功交付产品的能力。最重要的是，在40 nm节点，TSMC是浸入式光刻技术的领先者，这一工艺结合了光刻透镜和清澈液体，保持了很高的光线分辨率，支持实现更小、密度更高的封装器件。浸入式光刻是大部分半导体公司开发45 nm节点以及更小节点产品所选择的技术，认为是32 nm节点所必须的技术。

和TSMC一起，Altera积极组织了数十个联合工艺开发团队，全方位展开工艺开发，包括功耗/性能、建模、测试芯片规划、存储器、可靠性、聚乙烯熔丝、DFM、RF/模拟、ESD，以及封装，等等。每一个团队在产品交付上保持一致，两家公司的领导也达成一致，有始有终。

业界最鲁棒的测试芯片实践

Altera在130 nm、90 nm和65 nm器件的实践都表明测试芯片是半导体新工艺早期评估和体系结构调整，以及器件特性非常有价值的工具。这一策略帮助Altera顺利实现这些器件的量产，这也是可编程逻辑业界突出的一点。在40 nm节点，Altera还是为这一最新的产品代提供了9种测试芯片，建立了强大的基础。

测试芯片的使用实际上是很大的投入，这是因为需要很多掩膜集。Altera与TSMC密切协作，保持了工艺效率不变，降低了成本。例如，TSMC自己运行了大量的测试圆晶片，全面掌握制造方法特性并进行相应的调整，然后用于监视产品。密切的工作关系实现了代工线圆晶片早期的“背负式”测试结构，缩短了Altera产品的面市时间，支持客户尽早使用最先进的技术。相应的，Altera也为TSMC提供了机会使用其掩膜完成更多的测试。两家公司相互受益。

通过采集并分析测试芯片数据，Altera深入了解了随机变化和系统变化的影响，能够开发设计策略来减小或者消除这些影响。Altera在测试芯片上的大量投入避免了客户在使用前沿半导体设计时的风险。重视风险管理反映了Altera对可靠交付新技术的承诺，不会让客户无法使用产品，或者使用不能按预期工作的产品。

有条不紊的检查过程

在测试阶段基础上，Altera进行严格的检查，围绕开发和制造阶段，保证所有硅片产品完全按预期工作。检查包括以下步骤：

1. Altera的IC设计团队通过大量的仿真，包括统计仿真，确保设计满足功能、性能和功耗规范。

2. 通过严格的检查程序，Altera CAD和布板组保证了设计实现完全满足Altera和TSMC的所有模板规则，因此，设计能够成功的进行。

3. 跨功能团队对关键管芯区域进行可制造性设计(DFM)分析，以保证鲁棒制造。这涉及到详细的检查设计布板，旨在消除任何边缘，根据工艺技术优化布板，提高产量。

4. TSMC保证了能够正确的制造掩膜模板。最终能够大批量生产产品，不会由于模板尺寸边缘或者缺陷导致低产或者功能问题。

5. Altera与TSMC一起工作，确保硅片能够正确的制造，满足所有相应的生产线上物理规范(板层厚度、走线宽度，等等)以及生产线最终电气规范(晶体管特性、金属线阻抗，等等)。

6. Altera的产品工程师在圆晶片级和封装单元级进行全面的特性测试，以保证最终产品满足所有要求的功能、性能和功耗规范。他们还对非功能单元进行特性测试，与其他Altera团队一起确定低产的原因，反馈给TSMC，以便提高产量。

7. Altera的应用团队从用户的观点出发，测试器件，测试所有的器件特性，使用Quartus II软件开发配置文件，对器件编程，测试I/O电压电平，验证所有体系结构单元的功能。

8. Altera的可靠性组同时对测试芯片和最终产品进行严格的环境测试，保证最终产品发售给客户之前的短期和长期质量。

Altera提供的每一新器件系列都使用这一统一的过程，并不断进行改进。每一产品都应用这些严格的测试和检查过程，Altera保证了最高等级的质量和可靠性，以及可用性。

独特的冗余技术提高了器件产量

Altera是唯一采用了专利冗余技术的可编程逻辑供应商。冗余是提高器件产量和器件可用性非常高效的方法。Altera应用这一技术，在其FPGA中嵌入额外的或者“冗余”电路。如果器件的某一部分有制造缺陷，可以使其不工作，使用电熔丝激活冗余部分。这一技术节省了管芯，从而提高了硅圆晶片的总产量。

对于大规模管芯，更容易受到缺陷的影响，特别是在工艺早期阶段或者器件生命周期早期，冗余技术效率非常高。在工艺中增加冗余，大管芯器件的产量提高了8倍。通过这种方式，冗余技术提高了工艺生命周期早期阶段的产量，迅速降低其成本，提高了总体可用性。随着制造工艺的成熟，缺陷密度的改进，冗余继续扮演了重要的角色，使得Altera长期也能大幅度提高产量(如图5所示)。总体上，冗余技术在Altera提高产品质量，实现可靠的大批量量产方面扮演了关键角色，使得Altera能够比其他可编程逻辑供应商更迅速的量产，特别是高密度产品。

图5. 冗余实现了产品整个生命周期中的高产

在这些实践活动的支持下，以前节点的历史记录也表明——所有90 nm器件都按时交付，世界上第一款低成本65 nm FPGA，Cyclone III系列在投片后三个月便交付了，Altera完全能够可靠的交付其40 nm产品。Altera在65 nm的历史记录也表明，能够顺利量产，代表是Cyclone III FPGA，在TSMC的两条300 mm GigaFabs上，提前一年完成制造。

结论

40 nm工艺带来了新设计挑战，如果出现错误，其代价高昂。每一产品代的掩膜成本会增长大约50%，对于40 nm节点，会高达3百万美元。同样重要的是，由于逻辑门数量的增加，芯片越来越复杂，设计投入的成本也在增长，增长幅度比掩膜成本更大。这些难题导致只有很少的企业能够进行40 nm设计。

然而，Altera的商业模型支持其进行巨额投入，使用最先进的半导体工艺开发产品，使之成为货架产品。在规划和开发上多年的积累，以及与世界上领先独立代工线密切协作，Altera的Arria II GX FPGA、Stratix IV FPGA和HardCopy IV ASIC系列实现了40 nm技术尽早的广泛应用。结果，Altera客户使用了最先进的定制逻辑产品，其功能、性能、密度和功耗满足了当今系统设计人员最迫切的需求。

详细信息

■ Altera在40 nm：抖动、信号完整性、功耗和工艺最优收发器：www.altera.com/literature/wp/wp-01057-stratix-iv-jitter-signal-integrity- optimized-transceivers.pdf

■ 40 nm电源管理和优势：www.altera.com/literature/wp/wp-01059-stratix-iv-40nm-power- management.pdf

■ 采用Quartus II渐进式编译功能提高效能：www.altera.com/literature/wp/wp-01062-quartus-ii-increasing-productivity- incremental-compilation.pdf