华大九天发布全新物理设计时序优化与Silicon-aware Sign-off解决方案

 第五届中国电子信息产业博览会(CITE2017)于近日拉开帷幕，中国本土EDA厂商华大九天在此期间面向先进工艺SOC设计隆重发布全新时序优化解决方案ICExplorer-XTop 和SPICE级别快速准确Silicon-aware Timing Sign-off解决方案ICExplorer-XTime。上述方案可有效提升SOC设计效率，使芯片在性能、功耗与面积上取得最佳表现并显著提升成品率。

此前，华大九天的ICExplorer系列产品(TimingExplorer 、ClockExplorer)，是业界首款Physical-aware时序优化产品，在SOC后端设计中广为人知，并为众多全球顶尖高端SOC芯片设计厂商采纳，已成功用于数十款16nm/10nm SoC芯片流片。此次华大九天发布的下一代物理设计时序优化及签核解决方案，在上一代产品的基础上，进一步优化了软件架构和算法，不仅大幅提升性能，改进QoR,且欲再次掀起“时序优化的革命”, 创造性地提出了Silicon-aware Sign-off 的解决方案。

新一代的时序优化解决方案ICExplorer-XTop，继承并增强了对先进工艺下芯片物理布局布线约束的支持，其核心算法经过多线程并行运算的强化，大幅度提高了软件运算的速度，可以在先进的16/14/10纳米FinFET工艺制程和其它成熟的制程节点下，快速完成多目标的时序优化，有效减少设计迭代周期。ICExplorer-XTop核心技术包括：

Ø 全新的分布式并行软件架构，更好的支持多角多模MCMM条件下各个工作场景，减少了大规模设计对内存的占用需求，进一步加快运算速度。设计优化前的准备过程支持增量化配置，时序优化的过程中可以随时保存或恢复会话场景，用户使用体验更加方便快捷。

Ø 基于大数据挖掘和人工智能算法的先进时序分析和优化引擎，可以快速处理海量设计数据，支持AOCV/POCV/SBOCV等条件，基于时序路径分析，提供更加准确的时序信息和优化方案;先进的物理分析引擎，支持先进工艺下的物理约束，更好的处理布线拥挤问题，可以针对复杂层次化设计中逻辑管脚上的时序违反进行优化。

Ø 强大的时序检查及交互式ECO功能，帮助用户快速修复最后阶段的hot-path。卓越的图形用户界面设计，强调用户体验，方便浏览版图和检查时序路径，完成交互式ECO的操作，并获得所见即所得的可视化结果报告。

 SPICE级别快速准确的Silicon-aware Timing Sign-off解决方案ICExplorer-XTime，帮助设计者完美解决在先进工艺下或低电压设计时，STA工具时序计算不准确造成的时序收敛困难和良率问题。ICExplorer-XTime内嵌的SPICE级仿真引擎(ALPS™)拥有先进的智能矩阵求解技术，相比传统仿真器可提供5-10X的加速。全新的分布式并行化的体系架构，可以充分利用处理器硬件资源，快速完成仿真及结果大数据分析。同时，ICExplorer-XTime提供了丰富的Silicon-aware Sign-off功能，例如关键路径的时序矫正、电路对电压及温度的敏感度分析，快速蒙特卡洛分析等，可以帮助用户进一步提升设计的PPA性能、TAT周转时间以及良品率。

持续创新，引领时序优化的革命，为国产EDA的崛起而不懈努力!相信华大九天的ICExplorer-XTop与ICExplorer-XTime的问世，将帮助SoC 设计人员实现，准确高效的时序收敛，大幅缩短设计周转时间，并实现更高的性能、更低的功耗，更小的面积，更高的良率。