用AlteraFLEX10K可编程逻辑器件实现复用器的设计

    摘要：以三路固定时分复用器的设计为例，介绍了Altera公司的FLEX10K嵌入式可编程逻辑器件的自顶向下设计方法，给出了FLEX 10K嵌入式可编程器件在Mux+plus Ⅱ环境下对多路时分复用器的仿真实现。

    关键词：可编程逻辑器件 Mux+plus Ⅱ 时分复用 仿真 FLEX 10K

1 Altera FLEX 10K概述

Altera公司的FLEX 10K嵌入式可编程系列产品是将传统的可编程逻辑与嵌入式门阵列有机地结合在一起的新型器件。由于它有两个独特的逻辑应用结构——嵌入式阵列和逻辑阵列，从而使FLEX 10K系列产品革新了可编程结构并挤身为门阵列市场的主流。

从10k到250k典型门，FLEX 10K系列有三代产品，而每一代都较前一代具有更高的性能、更低的成本及功耗。

Altera的快速、高效以及易于操作的MAX+PLUS Ⅱ设计软件可提供对换FLEX 10K系列产品的支持。将MAX+PLUS Ⅱ软件与广义的可用于FLEX 10K器件的IP单元结合起来可有效地简化设计工作，并极大地缩短设计流程。这些特性将使得FLEX 10K系列成为当今先进而有效的门阵列替代产品。

2 FLEX 10K器件的性能特点

FLEX 10K系列器件是一种嵌入式PLD产品。FLEX（可更改逻辑单元阵列）采用可重构的CMOS SRAM单元，其结构集成了可实现通用多功能门阵列所需的全部特性。FLEX 10K系列器件的容量可达25万门，因此能够高密度、高速度、高性能地将整个数字系统，包括32位多总线系统集成于单个器件之中。FLEX 10K器件的特性如下：

●嵌入式可编程器件可提供集成系统与单个可编程逻辑器件性能；

●密度高，可提供1万～25万个可用门、6144～40960位内部RAM；

●功耗低：多数器件在静态模式下的电流小于0.5mA，可在2.5V、3.3V或5.0V电压下工作；

●速度高：时钟锁定和时钟自举选项可分别用来减少时钟延时/过冲和时钟倍频；器件内含树形分布式低失真时钟，并具有快速建立时间和时钟到输出延时的外部寄存器；

●具有灵活的互连方式，采用快速、互连延时可预测的快速通道连续式分布结构，可实现快速加法、计数、比较等算术逻辑功能的专用进位链；并可实现高速、多输入逻辑功能的专用级联链；同时还可实现内部三态总线的三态模拟；具有多达六个全局时钟信号和四个全局清除信号；

●支持多电压I/O接口，遵从PCI2.2总线标准；

●具有多种配置方式和多种封装形式。

3 自顶向下设计方法

可编程逻辑器件的自顶向下设计方法是目前数字系统设计中最常采用的一种设计方法，也是基于芯片的系统设计的主要方法。它首先从而系统设计入手，在顶层进行功能划分和结构设计，采用硬件描述语言对高层次的系统进行描述，并在系统级采用仿真手段验证设计的正确性，然后再逐层设计低层结构。由于高层次的设计与器件及工艺无关，并且在芯片设计前就可以用软件仿真手段验证系统方案的可行性，因此自顶向下的设计方法有利于在早期发现结构设计中的错误，避免不必的重复设计，提高设计的一次性成功率。

4 时分复用原理

时分多路复用（TDM）是将信道分成若干时隙，每个用户都占有他部信道容量。TDM可为每个用户提供一个时隙，这些时隙可在接入的用户中轮换。TDM周期性地扫描多个接入点的输入信号（输入数据）。比特、字节或数据块均被分开并交织布帧，在一条高速通信线路上传输。

利用图1所示的帧格式可将三路低速信号按固定时分复用方式复合成一路高速信号。

5 Mux+plus Ⅱ简介

Mux+plus Ⅱ是Altera公司推出的一种具有完全集成的易学、易用的可视化开发工具软件。它具有业标准的EDA接口，并可以运行在多种操作平台上。

    Mux+plus Ⅱ提供了与结构无关的设计环境，从而可确保输入设计、快速编译及完成器件编程。另外，Mux+plus Ⅱ也支持FLEX、MAX及Classic系列器件。

Mux+plus Ⅱ的设计输入方法十分灵活，可根据设计内容分别建立图形编辑文件（Graphic Editorfile）、符号编辑文件（Symbol Editor file）、本文编程文件（Text Editor file）及波形编辑文件（Waveform Editor file），并可实现设计功能。在编译并仿真成功后还可生成用户自己的符号并存于用户符号库内以供上层设计引用。

6 设计实现及仿真

本设计分为三个大的层次，顶层为复用级（如图2），它由若干个次层模块构成，仿真成功后可生成一个独立默认符号（如图3）和设计结构图（如图4）。顶层模块中的每个次层模块均可完成一个较为独立的功能，如其中的一个次层模块可完成同步标志插入及将输入信号转换为8位并行数据等（如图5），次模块在调试成功后可生成为一个默认符号，以供上一层模块调用。次模块又可细分为若干个子模块，每个子模块同样可完成相对独立的功能，……，如此层层嵌套，即可根据实际需要细化到逻辑门级。每层设计结束后都可及时对其进行仿真，图6所示为顶层设计波形仿真图。

    由此可见，用可编程逻辑器件完成数字系统的设计相当于先将整个系统功能分成不同功能的模块，并将这些模块彼此连接并给予时钟激励以测试是否能完成预期功能。这些模块对应于不同的器件（用户自己生成的），每个器件可完成一个独立的功能。其次再按同样的过程，将每个器件功能再次细分成若干子模块并连接，每一个子模块又对应一个用户自己生成的器件，然后通过仿真测试模块连接的正确性……，如此反复，直至功能细化到对逻辑门电路进行操作。利用该设计可以通过每一个层次的设计及仿真来及时查找并修改设计中的错误，提高次设计成功的机率。