高速串行数据通信接收芯片CY7B933的原理及应用

    摘要：介绍了CYPRESS半导体公司推出的一种用于点对点之间的高速串行数据通信接收芯片CY7B933的原理及应用。详细说明了其管脚功能、内部组成、工作原理及工作方式。给出了一个由CY7B933构成的实际接收电路及设计方法。

    关键词：串行数据通信 CY7B933 FIFO IDT7200 基带传输 差分PECL输出

1 概述

CY7B933是CYPRESS半导体公司推出的一种用于点对点之间高速串行数据通信的接收芯片。与其配套的发送芯片为CY7B923。CY7B933接收芯片的内部电路主要包括两对PECL串行输入接口、PECL-TTL电平转换器、时钟同步器、成帧器、移位器、译码寄存器、译码器、输出寄存器和测试逻辑等几部分。在与CY7B923配套时，CY7B933也有三种传输速度的器件可供选择：其中标准系列的器件有CY7B933-JC、CY7B933-JI、CY7B933-SC和CY7B933-MB等四种型号，它们的传输速度为160～330Mbps；高速系列的器件有CY7B933-400JC和CY7B933-400JI，其传输速率为160～400Mbps；低速系列的器件有：CY7B933-155JC、CY7B933-155JI等，其传输速率为150～160Mbps。CY7B933的封装形式有28脚SOIC/PLCC/LCC等三种，采用0.8MBiCOMS工艺生产和单+5V电源供电，功率为650mW。

2 引脚功能及内部结构

CY7B933的引脚排列如图1所示（SOIC封装），表1所列为其引脚功能说明。图2所示是其内部结构框图，下面介绍各部分的主要功能。

表1 CY7B933的引脚功能表

名   称输入/输出引 脚 功 能Q0-Q7（Qb-h）TTL电平输出并行数据输出。Q0-Q7输出脚的值是刚接收到的数据。这几个脚的数据是随着CKR的变化而同步变化SC/D（Qa）TLL电平输出特殊字符/数据指示。SC/D表明接收的数据类型：SC/D是高电平，表明接收的内容是控制码（特殊字符）；SC/D是低电平，表明接收到的是数据字符RVS(QJ)TLL电平输出接收违例字符指示。当RVS为高点平时，表明在接收数据流中检测到违例字符；若为低电平，表明检测到错误码；在BIST方式时，若RVS为低电平，表明由发送器、接收器以及链接线路等构成的整个系统工作正常RDYTLL电平输出输出数据准备好。上的负脉冲表明已经接收到一个新数据，并且已经准备好传送。接收到空字符时，RDY不出现负脉冲。在BIST方式下，RDY只是在每次测试循环中的最后一个字符出现时为高电平，其余时间保持低电平CKRTLL输出读数据时钟。它是一个读字节数据时钟信号，其频率和相位与输入的串行数据流保持一致A/BPECL电平输入串行数据输入端选择。是PECL100K类型（接5伏参考电压）的输入端，用于输入端的选择。若A/B为高电平，INA端连接到移位寄存器，INA上的输入信号有效并进行译码；若A/B为低电平，选INB端INA±差分输入串行数据输入端（INA±）INB(INB+)PECL电平输入（差分输入）串行数据输入B端。这个脚即可以作为单端方式的PECL接收端（INB），也可以作为差分对的正半端（INB+）SIPECL电平输入（差分输入）状态输入。此脚即可以作为单端PECL状态监控输入（SI），也可以作INB差分的负半端（INB-）SOTLL输出状态输出。SO是将SI转换为TTL信号的输出端RFTLL输入帧同步允许REFCLKTLL输入参考时钟。RETCLK是作为时钟/数据同步锁相环的一个参考时钟MODE3-电平输入译码方式选择。在MODE脚上的电平可决定采用的译码方式；当该脚接地时，采用8B/10B译码方式；接VCC时，采用旁通方式；当其悬空时，内部上接电阻将该脚拉成VCC/2电平；此时为工厂测试方式BISTENTLL输入内置自测试允许。若要ISTEN置为低电平，则设置为内置测试方式VCCN　输出驱动电路供电电源VCCQ　内部电路供电电源GND　地

●串行数据输入端口

CY7B933的两对差分线接收端可作为串行数据的输入，选用INA+还是INB+取决于A/B输入端的电平；当A/B为高电平时，选用INA±；当A/B为低电平时，选用INB±。

●PECLL-TLL转换器

INB（INB+）输入和SI（INB-）输入的功能是由SO输出脚上的连接方式决定的。若不需要PECLL/TLL转换，则可将SO输出脚接到VCC。利用内置检测电路可以检测到这种连接试，并可将以上两个输入脚置为INB±输入（即差分接收串行数据输入）；若需要进行PECL/TLL转换，则应在SO输出端连接一个TLL负载，此时的INB+输入即为INB（单端ECL-100K型串行数据输入）。INB-则可作为SI（单端ECK-100K型状态）输入，而SO即是SI转换成TLL电平时的输出信号。

●时间同步器

时钟同步器由内部锁相环来保持与接收到位流频率的一致，同时提供内部移、解码时钟。

●成帧器

成帧器可用于检查输入的位流和寻找字节的边界，从而实现帧同步（字符同步）。成帧器中的组合逻辑滤波器可用于寻找X3.230协议中定义的特殊字符（K28.5），一旦该字符找到，时钟同步单元中的位计数器将被同步复位，以开始同步接收数据，并将串行数据位流准确地重组成字符帧。

●移位器

移位器的作用是在位时钟控制下接收串行输入的位流，同时将其送到成帧器，当接收满一帧后（10位数据）便将其送到译码寄存器。

●译码寄存器

译码寄存器在接收到来自移位器中的一帧数据后将其送到译码器，但该数据在译码器译码至输出期间仍将保持在译码寄存器中。

●译码器

译码器将接收到的数据按X3.230协议定义的码字符重新转换成“原始数据”，然后再送到输出寄存器中。

●输出寄存器

输出寄存器用于保持译码后恢复的数据（Q0-Q7、SC/D和RVS），以便在相应的输出脚输出。在BIST方式下，这个寄存器还可作为线性反馈移位寄存器，以产生512字节的伪随机码。

●测试逻辑

测试逻辑包括BIST工作方式的初始化及控制逻辑，以及用于测试方式时的时钟分配多工器和译码控制逻辑等。

3 CY7B933的工作原理及操作方式

3.1 工作原理

CY7B933接收器用于接收来自差分串行输入端的串行位流，它使用内置的集成锁相环（PLL）同步时钟产生器来恢复用于数据重构所需的位同步时钟。成帧器在寻找到串行位流的字节边界后即可产生帧同步时钟。然后输入位流数据即可在移位器中实现串/并转换，同时再送到译码器中译码并检查传送错误。最后将译码后的字节数据在帧同步时钟控制下送到输出寄存器并由并行输出脚输出。

3.2 操作方式

CY7B933具有8B/10B编码方式、旁通方式、内置自测试方式和测试方式四种接收操作方式。

a.8B/10B编码方式

在该编码方式下，串行输入的数据经译码后变成8位数据位，其中包括类型指示位及解码错误指示位。若将收后放在译码寄存器中的数据帧能够在有效数据字符表中找到，则其内容被译为正常的数据信息，并使SC/D输出脚为低电平，假如在有效的特殊字符码及码系统表中找到，则译为“控制”或“协议”信息，并且将SC/D变高。若检测到非法字符，则RVS将变高。

b.旁通方式

在旁通方式下，串行输入数据不需由内部译码器对其译码，而是直接从译码寄存器到10位输出寄存器（Qa-j），然后由外加的译码电路来对其译码，译码方式由设计者确定，这种方式一般不用。

c.内置自测试方式（BIST）

内置自测试功能有以下几种：

（1）设置BISTEN为低，允许自测试产生电路工作。若RDY变低，表明初始化码已找到。

（2）监控RVS并检查该脚是否为高电平。若为高电平，则表明测试到失配样本（数据帧）。

若系统工作正常，则在每次测试循环中使RDY出现一次正脉冲。可以对该脉冲进行计数以监控测试过程。同时Q0～Q7和SC/D等脚也将出现预期的样本值，这一点对系统高度是很有用的。

（3）当测试完成时，设置BISTEN为高电平以恢复正常工作。

BIST方式主要用于检查发送器。由链接线路和接收器构成的整个系统一般不用借助外加的信号及电路，也不用对整个电路作任何改动即可对整个系统进行严格的测试。

d.测试方式

当Mode脚悬空时，接收器处于芯片测试方式。这种方式一般作为工厂进行芯片测试或用户新购大批器件进行测试时使用。

4 CY7B933构成的接收电路设计

由CY7B933构成的接收电路如图3所示，该电路主要由CY7B933接收芯片、IDT7200（FIFO）芯片和阻抗匹配电路等组成。FIFO芯片（IDT7200）的写信号FIFOW由CY7B933的RDY信号提供。利用开关K可将CY7B933的工作设置在8B/10B译码方式或内置自测试方式。

当BISTEN=0时，CY7B933工作在内置自测试方式。此时如果发送芯片CY7B923也工作在内置自测试方式，则可以通过对CY7B923的RP和CY7B933的RDY脚进行测试比较来判断整个系统是否正常工作。若这两个信号同步出现且相位相反（RP为负脉冲，RDY为正脉冲），则表明整个系统的发送电路、接收电路及其链接线路工作正常。