中频收发子系统芯片AD6402

    摘要：AD6402是一个完整的中频收发子系统，可用于FM或FSK调制的高比特速率的通信系统或优化设计的1Mbps的时分多址系统中。AD6402集成了VCO和一个低压降的电压调节器，片内的IQ调制器使用差分正交基带输入方式。可用于DECT/PWT/WLAN，TDMA FM/FSK等系统。文中介绍了AD6402的特点、原理和典型应用电路。

    关键词：中频子系统  收发器  时分多址  混频器  AD6402

1 概述

AD6402是完整的中频收发子系统，可用于采用FM或FSK调制的高比特速率的通信系统中，也可被优化用于1Mbps的时分多址系统中。AD6402集成了正经关键功能，包括VCO和一个低压降的电压调节器。AD6402可用未经调节的3.1V～4.5V电源，它还可提供一个调节电压输出，可用于一些配套的射频芯片如AD6402中的VCO。

AD6402内含一个混频器、一个集成的FI带通滤波器和带有RSSI检测的中频限幅器。在接收到信号后，它将110MHz频率范围的中频信号下变频到第二中频，第二中频的频率由解调器参考的分配比决定。第二中频接着被滤波、放大和解调。AD6402还提供一个滤波后的基带数据输出。在发送时，芯片接收高斯频移键控信号（GFSK），并对信号进行低通滤波（如果需要的话使用芯片上的运算放大器进行）和解调IF VCO，这是通过改变外接的储能电路中的变容二极管的偏置电压来实现的。

AD6402还具有多种低功耗模式，因而可优化电池的使用。另外，AD6402还个有如睛特点：

●片内集成了电压调节器；

●内含PLL解调器；

●芯片内集成了VCO；

●使用时无需调整；

●灵敏度很高；

●采用28脚SSOP封装。

AD6402以其优良的性能可被广泛用于DECT/PWT/WLAN或TDMA FM/FSK等系统。

2 封装形式与管脚描述

AD6402采用28脚SSOP封装，封装外形如图1所示。表1所列为其管脚的功能描述。

表1 AD6402管脚功能

管脚号名称简写功能1TXIYTB发送中频VCO缓冲倒相输出2MODOUT频率调制器滤波器放大器输出3FMMOD2频率调制器滤波器放大器非倒相输出4FMMOD1频率调制器滤波器放大器倒相输出5VCOGND中频VCO地6VCO中频VCO储能电路连接7VREG用于射频VCO的调节电源输出（内部射频VCO，模式控制，带隙参考，COFF缓冲）8VBAT到内部调节器和COFF充电泵的电池电源输入9CTL3模式控制输入端3，CMOS电平10CTL2模式控制输入端2，CMOS电平11CTL1模式控制输入端1，CMOS电平12CFILTPLL解调器环路滤波器电容13COFFPLL解调器频率偏移跟踪保持电容14REXT外接的电流设定电阻15REFIN基带参考频率输入16PLLOUTPLL解调器输出17DFILP数据滤波器电压跟随器输入18DOUT数据滤波器电压跟随器输出19SLREFPLL解调器输出直流参考电压20PLLVCCPLL解调器和数据滤波器的电源输入21PLLGNDPLL解调器和数据滤波器地22IFVCC2中频限幅器电源输入23RSSI接收信号强度指示（RSSI）输出24IFGND中频级、混频器、带通滤波器、中频VCO缓冲、发送运放、模式控制、调节器等的地参考25IFIN中频混频器输入26IFVCC1中频混频器、限幅器、中频滤波器、中频VCO缓冲电源27REFSEL参考频率选择CMOS逻辑电平输入28TXOUT发送中频VCO缓冲输出

3 工作原理

由于AD6402具有灵敏度高和动态范围宽的特点以及双下变频结构，从而构成了高集成度的收发机的基础。片内的低压降调节器把中频和解调器VCO隔离起来以防止电源电压的变化，AD6402还可用内部控制电路来关断一些子电路，以减小功耗。图2为AD6402的功能原理框图。

3.1 接收工作过程

AD6402内含第二混频器、集成的第二中频带通滤波器、对数限幅放大器和PLL解调器。在中频输入端通常需要SAW中频带通滤波器，以提供信号选择性。

SAM滤波器被放置在AD6402和射频单元间，接收机的射频和中频接收电路的分离有助于优化SAW滤波器周围的泄漏，以提供最大的射频与中频间的隔离。

SAW滤波器的输出是通过第二下变频混频器进入AD6402的，它是一个高增益双平衡Gilbert类型结构的混频器。该混频器将接收信号变换到第二中频，第二中频是参考频率的1.5倍或者2.5倍。倍数是由REFSEL脚的状态决定的。芯片内的双单元带通滤波器还可提高选择性，以提供对相邻信道的衰减。

带通滤波器的输出被送入连续检测对数限幅中频放大器中。RSSI检测器分布在整个IF段和混频器中，能提供80dB的动态范围。中频段的限幅增益可超过80dB。RSSI信号是经过低通滤波后再经过外部电路处理，最后送到基带子系统。对数放大器的限幅输出被送入PLL解调器，该解调器用于接收信号的解调。PLL使用集成的VCO，无需任何外接元件。

3.2 发送工作过程

发送信号通道包括一个可由用户进行设置的低通滤波器，以防止发生基带发送信号的频率混迭。中频VCO被调谐到接收的中频上需要的解调输入频率的特定频率上，VCO可被发送信号依照FM或者FSK方案进行开环调制。接收中频混频器使用高端混频，因此中频VCO应当被调谐到这样一个频率上：即该频率应等于中频频率加上PLL解调器输入的频率。

发送中频VCO使用外部的储能电路。该信号被上变频到射频端的发送频率上。使用发送中频VCO可防止来自功率放大器和射频频率的反馈所造成的解调电路的失真，因为频率间隔很大，因而储能电路还可以被优化以提高调制线性度。

3.3 芯片内的电压调节器

AD6402内部包含有一个低压降的电压调节器，以防止电源纹波对VGO和频综的影响。

AD6402中频电路的调节器可为AD6402和射频段的VCO提供电源电压。AD6402的其它电路段则应使用独立的电源供电。把VCO电源被隔离开来可减少由于VCO电源所造成的麻烦。

3.4 解调器工作

PLL本射使用两个环路：一个用于快速频率捕获，另一个用于解调。首先，频率捕获环路将VCO锁定到系统时钟的某一非整数倍上（3/2，5/2）。这样有利于中频和系统时钟的选择，而且可使得系统时钟的整数倍位于中频的能带外，从而防止接收机的阻塞。

一旦锁定，环路电压将存储在外部电容上，以设定解调时的VCO自由频率。这时第一个环路被打开，PLL使用第二个环路和相位检测器比较VCO的自由频率和到来的中频频率。VCO首先对到来的信号进行快速频率锁定和慢速相位锁定，再将PLL预调节到本地参考时钟，这样有利于接收中频的快速锁定。这时，PLL产生的基带电压正比于接收信号的频率偏移。

解调器使用三阶PLL来跟踪到来的调制信号，解调器的简化原理框图如图3所示，通过改变R和C的值可改变环路带宽和阻尼因子。在解调器电路上有一个内部极点，它位于9MHz处。对于800kHz的环路，最优的元件值是910pF和330Ω。环路带宽近似与电容C的平方根成反比。为保持一个满意的阻尼因子，电阻R应与环路带宽线性调节。在低的环路带宽时，C的偏移值应相应增加，以使环路在接收信号时隙前锁定到参考频率上。

4 典型应用

图4所示为AD6402用于DECT中频子系统的实现电路。DECT为TDMA/TDD系统。它的数据速率是1.152Mbps，使用时采用带积为BT=0.5的高斯FSK调制，信道间隔是1.728MHz。该使用的中频频率是110.529MHz。AD6402灵活的功率管理方案使得该部分电路在没有被分配到有效的接收和发射时隙时可工作在低电源电流下。AD6402相应的发送和接收单元仅在需要时才打开，这样可降低功耗，延长手持式设备的电池工作时间。

电路中的信号VRF是经调节的电源电压，额定值为2.85V；未经调节的电池电压VCC为3.1～4.5V；Vtune为频综控制电压，其范围与环路滤波器和频综充电泵有关；TXBB为基带发送调制电压，通常为SLREF±0.7V；RCLK是PLL解调器的参考时钟，采用13.824MHz。

图4中的中频输入为来自通过阻抗匹配网络的SAW滤波器的输出驱动信号，这种匹配网络减少了滤波器的插入损耗，并与滤波器的制造建议相符合。图中的储能电路使用两个变容二极管。一个二极管（D3）由中频PLL的输出来偏置，并保证中频VCO的频率正确对准。另一个二极管将芯片上的运算放器产生的输出调制信号耦合到VCC的储能电路，并由此实现VCO频率的调制。在DECT系统中，当VCO被发送比特流调制时，中频VCO控制环路是打开的。中频VCO的PLL的充电泵的输出处于三态中的高阻成从而实现环路的打开。

调制放大器周围元件的准确值是由对基带信号的杂散和镜像抑制要求来确定的。当基带信号由ROMDAC产生时，通常会产生一些虚假分量。在大多数情况下，需要用二阶、三阶Bessel或Butter-worth滤波器。

在COFF处需连接一接到地的电容，以存储解调器充电泵的电压，该电压可将解调VCO锁定到参考频率上。合理选择C45和R22的值可控制解调器环路动态响应。这些元件用于决定环路滤皮器的转换特性、锁定时间、建立时间和环路带宽。因此REXT应当使用推荐值。

解调器后的电压跟随器被配置为数据滤波器。被用于对解调器产生的FM噪声进行带限滤波。它还衰减不需要的相邻道干扰。因此，应当根据所需要的带限衰减量和带仙所需信号的衰减情况折衰决定这些元件值。

中频输入的灵敏度与SAW的输入滤波器有关，该应用中为-72dBm。