利用FPGA解决TMS320C54K与SDRAM的接口问题

      1 SDRAM介绍

　　本文采用的SDRAM为TMS626812A，它内部分为两条，每条1M字节，数据宽度为8位，故存储总容量为2M字节。

      所有输入和输出操作都是在时钟CLK上升沿的作用下进行的，刷新时钟交替刷新内部的两条RAM。TMS626812A主要有六条控制命令，它们是：条激活/行地址入口、列地址入口/写操作、列地址入口/读操作、条无效、自动刷新、自行刷新。SDRAM与TMS320C54ｘ接口中用到的命令主要有： MRS、 DEAC、 ACTＶ、WRT－P、READ－P和REFR。这里，设计目的就是产生控制信号来满足这些命令的时序要求。关于TMS626812A的具体说明可以查看其数据手册。

      2 SDRAM与TMS320C54ｘ之间的通用接口

　　DSP I/F代表TMS320C54ｘ端接口单元，SDRAM CNTL 代表SDRAM 端接口控制单元。SDRAM被设置成一次性读写128个字节，而DSP一次只读写一个字节，因而建立了两个缓冲区B0、B1来缓存和中转数据。B0、B1大小都为128字节，而且映射到DSP中的同一地址空间。

      尽管B0、B1对应于同一地址空间，但对两个缓冲区不能在同一时刻进行合法访问。实际上，当B0被DSP访问时，B1就被SDRAM访问，反之也成立。若DSP向B1写数据，SDRAM就从B0读数据；而当SDRAM的数据写到B0中时，DSP就从B1读数据。两者同时从同一缓冲区读或写都将激发错误。上边所述的数据转移方式有两种好处：一是加速了TMS320C54ｘ的访问速度，二是解决了二者之间的时钟不同步问题。

      3 FPGA中的硬件设计

      TMS320C54ｘ为外部存储器的扩展提供了下列信号CLK、CS、A0～A15、D0～D15、RW、MSTRB、ISTRB、IS而SDRAM接收下列信号CLK、CKE、CS、DＱM、W、RAS、CAS、A0～A11。由于两端控制信号不同，需要在DSP与SDRAM之间加上控制逻辑，以便将从DSP过来的信号解释成SDRAM能够接收的信号。图3是用FPGA设计的顶层硬件接口图。

      图中主要有三个模块：DSP－IO、DMA＿BUF和SD－CMD。其中DSP－IO是DSP端的接口，用来解码TMS320C54ｘ发送的SDRAM地址和命令。DMA＿BUF代表缓冲区B0、B1。SD＿CMD模块用来产生SDRAM访问所需的各种信号。

      DSP＿IO模块又包括IO＿DMA、DSP＿BUF和DSP＿READ。IO＿DMA产生SDRAM的命令信号即图3中的DSP＿RDＹ、DSP＿SD＿RW、DSP＿SD＿BANK＿SW、DSP＿SD＿ADDR20．．0、DSP＿SD＿ADDR＿RESET、DSP＿SD＿START。DSP＿BUF产生访问B0、B1的地址、数据和控制信号，图3中指DSP＿SD＿BUFCLKI、DSP＿SD＿BUFCLKO、DSP＿SD＿BUFWE、DSP＿SD＿BUFADDR6．．0、DSP＿SD＿BUFIN7．．0。DSP－READ子模块用来控制DSP的读写方向。 DMA＿BUF分为B0、B1两个缓冲区，用来进行数据传送每个缓冲区的输入输出信号包括CLKI、CLKO、WE、ADDR6－0、DATA＿IN7－0、DATA＿OUT7－0。BANK＿SW是一个开关信号用于DSP和SDRAM对B0、B1的切换访问。

      SD＿CMD模块包括刷新、读、写功能。当DSP芯片发出SDRAM读命令时，128字节的数据从SDRAM中读出来并被存储到B0或B1中，当DSP发出写命令之时，128字节的数据传到B0或B1之中并被最终写到SDRAM中。

      4 软件设计

      TMS626812A SDRAM有两兆字节的存储容量。所以DSP用两个I/O地址向FPGA传送访问SDRAM的高低地址。此文中该两个I/O地址对应于图4中的03ｈDMA＿ADDＨ和04ｈDMA＿ADDL。另外，还有一个I/O地址图4中的05ｈ用来向FPGA传送命令产生SDRAM访问的信号。

      DSP向SDRAM写数据时的操作步骤如下：

      1数据先被写到B0或B1。

      2SDRAM的访问地址经由DSP的I/O地址DMA＿ADDＨ和DMA＿ADDL发送到FPGA中。

      3DSP向FPGA发出一个命令(I/O地址为DMA＿CTL)产生控制信号，使SDRAM从B0或B1中读取数值。

      DSP从SDRAM读数据的操作步骤如下：

      1DSP传送访问SDRAM的地址。

      2DSP经由FPGA传送一个命令，使得数据从SDRAM中读到FPGA中。

      3DSP从B0或B1中读得数据。

      具体设计时，应参考相关资料进行补充。不同的DSP与不同类型的SDRAM接口时，会有细微的区别，电路设计完毕后要进行认真而多方面的测试。