基于TMS320C6701控制AD9852的接口电路设计

直接数字频率合成器（ＤＤＳ）因具有频率转换时间短、频率分辨率高、输出相位连续、可编程控制和全数字化结构、便于集成等优越性能，在雷达、通信、电子对抗等电子系统中应用越来越广泛。目前，在相控阵雷达和多路信号波形发生器等一些应用场合，开始出现同时使用多片ＤＤＳ芯片输出TMS320C6701多路同步信号波形的趋势。笔者在三通道雷达中频信号模拟器的设计中，使用数字信号处理芯片ＴＭＳ３２０Ｃ６７０１TMS320C6701对三片直接数字频率合成器芯片ＡＤ９８５２AD9852同时进行控制的接口电路，研究了对多片ＡＤ９８５２AD9852芯片输出模拟信号实现相位同步的几项关键技术。本文就这一接口电路作介绍。

１ ＡＤ９８５２AD9852和ＴＭＳ３２０Ｃ６７０１TMS320C6701简介

该系统选用的直接频率合成器是ＡＤ公司生产的ＡＤ９８５２AD9852，它能产生频率、相位、幅度可编程控制的高稳定的模拟信号。在最高系统时钟３００ＭＨｚ时，输出频率的范围可达ＤＣ－１２０ＭＨｚ，精度可达１．０６６μＨｚ，频率转换速度可达每秒１×１０８个频率点；具有１４位数控调相和１２位数控调幅功能；具有相移键控（ＰＳＫ）、扫频功能（ＣＨＩＲＰ）和频移键控（ＦＳＫ）功能。

该系统选用的数字信号处理芯片（ＤＳＰ）是ＴＩ公司生产的高速浮点ＴＭＳ３２０Ｃ６７０１，其内部ＣＰＵ集成了８个并行功能单元，配有３２个３２位通用寄存器，它在６ｎｓ周期时间里最多可同时执行８条３２位指令，其运算能力可达１Ｇ ＦＬＯＰＳ；存储器寻址空间为３２位，可寻址８／１６／３２位数据；有４个自加载的ＤＭＡ传输通道。

２ ＴＭＳ３２０Ｃ６７０１TMS320C6701与ＡＤ９８５２AD9852接口电路

ＴＭＳ３２０Ｃ６７０１TMS320C6701是本系统的控制中心，其主要功能是将控制信号和信号波形参数发送到ＡＤ９８５２内部相应的控制寄存器，二者的接口电路原理框图如图１所示。

对ＡＤ９８５２AD9852内部控制寄存器可以进行并口或串口的读写操作。因为ＡＤ９８５２AD9852的串口传输速率最大仅为１０ＭＨｚ，而并口传输速率可高达１００ＭＨｚ，为了提高ＤＳＰ对ＡＤ９８５２的控制速度，本系统采用了并行接口方式。三片ＡＤ９８５２的８位数据总线同时占用ＤＳＰ数据总线的Ｄ０～Ｄ７位，它们的６位地址总线同时占用ＤＳＰ地址总线的Ａ２～Ａ７位。由于ＡＤ９８５２器件没有片选输入信号，需要利用ＤＳＰ的写信号／ＡＷＲ、片选信号／ＣＥ０和高位地址数据线的第Ａ２１～Ａ２０位，并由ＥＰＬＤ对其进行译码形成ＷＲＢ ＮＯ．１、ＷＲＢ ＮＯ．２和ＷＲＢ ＮＯ．３写信号，分别控制三片ＡＤ９８５２器件的写信号ＷＲＢ，该写信号负责把数据总线上的数据写入到ＡＤ９８５２的Ｉ／Ｏ缓冲寄存器中进行缓存，这样就实现了片选不同ＡＤ９８５２芯片的目的。

ＴＭＳ３２０Ｃ６７０１还控制ＥＰＬＤ产生三片ＡＤ９８５２需要的复位信号ＲＥＳＥＴ和外部更新时钟ＥＸＴ Ｉ／Ｏ ＵＰＤＡＴＥ ＣＬＫ。为了使三片ＡＤ９８５２和ＥＰＬＤ之间系统时钟同步，它们的外部参考时钟ＲＥＦＣＬＫ由同一个５０ＭＨｚ的温补晶振提供。

３ 三片ＡＤ９８５２同步工作的关键技术

为了实现三片ＡＤ９８５２输出信号波形相位同步，必须保证所有的ＡＤ９８５２芯片在同一个系统时钟节拍下工作，每个ＡＤ９８５２的系统时钟之间的相位误差应该最大不超过一个周期。ＡＤ９８５２内部系统时钟形成原理图如图２所示。ＡＤ９８５２有差分或单端两种参考时钟形式，它们既可以直接形成系统时钟，又可以通过参考时钟倍频器倍频后形成系统时钟，选择哪种参考时钟和是否通过参考时钟倍频器倍频可由用户根据需要自行设置；异步的外部更新时钟经过边沿检测电路后与系统时钟同步，形成上升沿，触发内部控制寄存器更新内容。从上述分析中可以看出只有三片ＡＤ９８５２芯片参考时钟同步，才能避免它们系统时钟彼此之间不同步。下面介绍影响三片ＡＤ９８５２芯片同步工作的几个关键信号。

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３．１ 参考时钟信号

实现多片ＡＤ９８５２芯片同步的首要要求是每个ＡＤ９８５２的输入参考时钟之间必须有最小的相位差。本系统要求用一个时钟信号源产生四路相干时钟分别分配给ＥＰＬＤ和三片ＡＤ９８５２，这给保证时钟信号的驱动能力和信号完整性带来了难度。本系统的解决办法是将温补晶振产生的信号首先传送到一个零延迟时钟驱动芯片ＣＹ２３０５的输入端，再由该芯片输出四路同步时钟信号，其中一路时钟直接供给ＥＰＬＤ，其它三路时钟分别输入给三个ＭＡＸ９３７１芯片，此芯片把输入的单端ＬＶＴＴＬ电平时钟转化成差分ＬＶＰＥＣＬ电平时钟后，再分别输入给三片ＡＤ９８５２芯片。为了使输入到每个ＡＤ９８５２的参考时钟信号的延迟时间保持一致，需要采用蛇形差分对的走线方法精心布线，使参考时钟ＰＣＢ走线距离相同。本系统ＡＤ９８５２的参考时钟之所以采用差分输入模式，是因为它不仅可以抑制时钟信号上的共模噪声，而且它还具有最小的抖动率和更短的上升和下降时间（小于１ｎｓ）。 ３．２ 更新时钟信号

在对ＡＤ９８５２进行控制编程时，写入ＡＤ９８５２的数据首先被缓存在内部的Ｉ／Ｏ缓冲寄存器中，不会影响到ＡＤ９８５２的工作状态；只有当ＡＤ９８５２的更新时钟信号的上升沿到来时，触发Ｉ／Ｏ缓冲寄存器把数据传送给内部控制寄存器以后才改变ＡＤ９８５２的工作状态。更新时钟信号的产生有两种方式，一种是由ＡＤ９８５２芯片内部自动地产生，用户可以对更新时钟的频率进行编程来产生固定周期的内部更新时钟；另一种是由用户提供外部更新时钟，此时ＡＤ９８５２ Ｉ／Ｏ ＵＤ引脚为输入引脚，由外部控制器提供信号。

在同时写入三片ＡＤ９８５２内部的频率和相位控制寄存器的过程中，为了防止因数据建立和保持时间的原因而出现编程信息传输错乱，使ＡＤ９８５２的输出信号失去同步，本系统使用由ＥＰＬＤ提供的同一个外部更新时钟信号。若使用ＡＤ９８５２内部更新模式，尽管可以简化系统设计，但因为ＡＤ９８５２内部时钟频率较高，会受到ＡＤ９８５２接口速率的限制使ＡＤ９８５２的控制时序不易控制。对外部更新时钟信号的ＰＣＢ布线同参考时钟的要求一样，必须使它的上升沿同时到达每片ＡＤ９８５２。

３．３ 复位信号

该系统三片ＡＤ９８５２AD9852使用同一个复位信号，它在系统上电后和发送控制数据之前由ＥＰＬＤ产生，对ＡＤ９８５２的所有寄存器进行初始化，使相位累加器的状态被设置为初始零相位，使三片ＡＤ９８５２输出信号相位同步有个参考起始点；它也可以控制ＡＤ９８５２内部的１４位相位调整控制寄存器，根据实际需要使它们输出的模拟信号之间保持一定相位差，它调整相位的精度可达到０．０２２°。

３．４ 参考时钟信号倍频

输出频率较低的温补晶振性价比较高，当使用它产生参考时钟信号时，需要使用ＡＤ９８５２片内参考时钟倍频器的锁相环电路，实现４～２０倍频后才成为系统时钟信号，这使多片ＡＤ９８５２芯片同步工作的问题变得复杂了，这是因为ＡＤ９８５２内部的锁相环工作有两个状态：锁定状态和获得锁定状态。在锁定状态，系统时钟信号和输入的参考时钟信号可以保持同步。但当给ＡＤ９８５２发送控制指令时，其参考时钟倍频器工作后的一小段时间内，锁相环不能立刻锁定，它工作在获得锁定状态，此时传送到ＡＤ９８５２的相位累加器的系统时钟周期个数是不可控的，直接导致三片ＡＤ９８５２输出的信号之间相位不能同步，因此一定要等待锁相环工作在锁定状态以后，再更新ＡＤ９８５２内部的频率或相位等控制字。ＡＤ９８５２片内锁相环锁定的典型时间约为４００μｓ，由于每个ＡＤ９８５２的锁定时间不尽相同，建议至少留出１ｍｓ时间给锁相环锁定。

３．５ 数据总线和地址总线信号

ＴＭＳ３２０Ｃ６７０１TMS320C6701的数据总线和地址总线需要同时与ＥＰＬＤ和三片ＡＤ９８５２相连接，为了提高总线的驱动能力，ＤＳＰ输出的总线需要通过ＴＩ公司的ＳＮ７４ＬＶＴＨ１６２２４５芯片进行驱动后才能与这些异步接口的器件相连接。但是，这样直接加上驱动的数据总线和地址总线被三片ＡＤ９８５２分时复用会带来另一个潜在的问题，即复用的总线给多片ＡＤ９８５２之间提供了一个互相耦合的电气通道，使它们的模拟输出信号之间的隔离度可能达不到６０ｄＢ的系统指标要求，故需要进一步改进。本系统采用的方法是使被复用的ＴＭＳ３２０Ｃ６７０１总线上的每一路信号首先驱动ＳＮ７４ＬＶＴＨ１６２２４５上的四个输入端，这样就可以从它的输出端得到四个被相互隔离的四路相同信号，然后再各自加端接匹配电阻，对每路信号进行匹配后再接到各自的终端。这样不仅解决了信号隔离问题，还很好地解决了一路信号线因驱动多路终端所引起的传输阻抗不匹配的问题。 ４ ＡＤ９８５２的操作控制时序

（１）给系统上电，ＤＳＰ控制ＥＰＬＤ产生复位信号ＲＥＳＥＴ，此信号需要至少保持１０个参考时钟周期的高电平；

（２）依次给每个ＡＤ９８５２发送控制字，使每个ＡＤ９８５２工作状态由缺省的内部更新时钟模式改变成外部时钟更新模式；

（３）将ＡＤ９８５２时钟倍频器工作的控制字依次写入每个ＡＤ９８５２的Ｉ／Ｏ缓冲寄存器中，ＥＰＬＤ产生外部更新时钟的同时更新每个ＡＤ９８５２内部控制寄存器；

（４）至少等待１．０ｍｓ时间使ＡＤ９８５２内部锁相环锁定。内部锁相环锁定后，ＤＳＰ就可以发送有关信号波形参数给每片ＡＤ９８５２，对它们的内部控制寄存器内容进行同步更新，使三片ＡＤ９８５２输出同步的模拟信号。

采用ＤＳＰ控制ＤＤＳ的方法完成的雷达信号模拟器已经得到了应用，结果证明该模拟器输出的三路信号波形同步，具有很高的距离和速度分辨率。另外，ＤＤＳ技术具有的灵活可编程特性使得上述结构的模拟器还可以有其它应用，只要改变ＤＳＰ控制程序，就可以根据需要产生三路同步的各种信号波形。